JPH0117264B2 - - Google Patents
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- JPH0117264B2 JPH0117264B2 JP55021499A JP2149980A JPH0117264B2 JP H0117264 B2 JPH0117264 B2 JP H0117264B2 JP 55021499 A JP55021499 A JP 55021499A JP 2149980 A JP2149980 A JP 2149980A JP H0117264 B2 JPH0117264 B2 JP H0117264B2
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- field effect
- polycrystalline silicon
- effect transistor
- insulated gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
この発明はシリコン・オン・サフアイヤ（以下
SOSと呼ぶ）技法を用いた相補型金属酸化膜半導
体（以下CMOSと呼ぶ）装置の製作に使用する
CMOS構体に関する。CMOS集積回路は低電力
で動作し、高い雑音余裕度を有するが、回路が複
雑になるとその集積回路をできるだけ小さいチツ
プ面積内に製作することが強く所望される。
SOSと呼ぶ）技法を用いた相補型金属酸化膜半導
体（以下CMOSと呼ぶ）装置の製作に使用する
CMOS構体に関する。CMOS集積回路は低電力
で動作し、高い雑音余裕度を有するが、回路が複
雑になるとその集積回路をできるだけ小さいチツ
プ面積内に製作することが強く所望される。
本願発明者はドープした多結晶シリコンの配線
を使用することによつて、周知のものより密度の
極めて高いCMOS集積回路を製造することがで
きることを発見した。この回路に於いて、N+型
またはP+型にドープされた多結晶シリコン配線
層が相互にまたは逆導電型にドープされた材料と
出会うと自動的にダイオードが形成されるが、こ
のダイオードは回路の動作に大きく影響しない。
以下添付図面を参照しつつこの発明を詳細に説明
する。
を使用することによつて、周知のものより密度の
極めて高いCMOS集積回路を製造することがで
きることを発見した。この回路に於いて、N+型
またはP+型にドープされた多結晶シリコン配線
層が相互にまたは逆導電型にドープされた材料と
出会うと自動的にダイオードが形成されるが、こ
のダイオードは回路の動作に大きく影響しない。
以下添付図面を参照しつつこの発明を詳細に説明
する。
第１Ａ図および第１Ｂ図はこの発明に係る記憶
セル１０の回路図である。この記憶セル１０の推
奨実施例は１対のＰチヤンネル絶縁ゲート電界効
果トランジスタ（以下IGFETと呼ぶ）１２，１
４と、３つのＮチヤンネルIGFET１６，１８，
２０と、１対のダイオード２２，２４とを含んで
いる。ダイオード２２，２４は以下に述べるよう
に、記憶セル１０の性能を著しく害することなく
その構造を好都合にする新規な方式で構成使用さ
れる。
セル１０の回路図である。この記憶セル１０の推
奨実施例は１対のＰチヤンネル絶縁ゲート電界効
果トランジスタ（以下IGFETと呼ぶ）１２，１
４と、３つのＮチヤンネルIGFET１６，１８，
２０と、１対のダイオード２２，２４とを含んで
いる。ダイオード２２，２４は以下に述べるよう
に、記憶セル１０の性能を著しく害することなく
その構造を好都合にする新規な方式で構成使用さ
れる。
記憶セル１０は本来１対の交叉結合した
CMOSインバータを具備し、その第１のインバ
ータはＰチヤンネルIGFET１２、Ｎチヤンネル
IGFET１６およびダイオード２２を含み、第２
のインバータはＰチヤンネルIGFET１４、Ｎチ
ヤンネルIGFET１８およびダイオード２４を含
む。入出力端子２８とダイオード２２の陰極との
間にIGFET２０が接続され、記憶セル１０に信
号を入力し、第１のインバータの出力電圧に相当
する記憶セル１０の出力電圧を読出す伝送ゲート
として用いられる。この記憶セル１０の推奨実施
例の伝送ゲートIGFET２０はＮチヤンネル装置
であるが、代りにＰチヤンネルIGFETを用いる
こともでき、その場合はダイオード２２の陽極に
接続する。
CMOSインバータを具備し、その第１のインバ
ータはＰチヤンネルIGFET１２、Ｎチヤンネル
IGFET１６およびダイオード２２を含み、第２
のインバータはＰチヤンネルIGFET１４、Ｎチ
ヤンネルIGFET１８およびダイオード２４を含
む。入出力端子２８とダイオード２２の陰極との
間にIGFET２０が接続され、記憶セル１０に信
号を入力し、第１のインバータの出力電圧に相当
する記憶セル１０の出力電圧を読出す伝送ゲート
として用いられる。この記憶セル１０の推奨実施
例の伝送ゲートIGFET２０はＮチヤンネル装置
であるが、代りにＰチヤンネルIGFETを用いる
こともでき、その場合はダイオード２２の陽極に
接続する。
ダイオード２２，２４は標準的なCMOSイン
バータ回路には通常存在しないもので、記憶セル
１０の動作に大きく影響することはなく、下述の
ように気憶セル１０を形成した技法の結果として
生じたものであるが、いまはダイオード２４は
P+型多結晶シリコン配線層とN+型多結晶シリコ
ン配線層との接合により形成されているといえば
十分である。多結晶シリコンダイオード２４は僅
かながら電流漏れを生じる傾向にあり、そのため
ダイオード２４両端間の短時間後の電圧降下は最
小となり、出力電流駆動は本質的にダイオード２
２，２４がなくてもすなわちダイオード２２，２
４が短絡していても同じである。
バータ回路には通常存在しないもので、記憶セル
１０の動作に大きく影響することはなく、下述の
ように気憶セル１０を形成した技法の結果として
生じたものであるが、いまはダイオード２４は
P+型多結晶シリコン配線層とN+型多結晶シリコ
ン配線層との接合により形成されているといえば
十分である。多結晶シリコンダイオード２４は僅
かながら電流漏れを生じる傾向にあり、そのため
ダイオード２４両端間の短時間後の電圧降下は最
小となり、出力電流駆動は本質的にダイオード２
２，２４がなくてもすなわちダイオード２２，２
４が短絡していても同じである。
記憶セル１０の構成方式から見て、下述のよう
に、すべてエンハンスメント型装置であるＰチヤ
ンネルIGFET１２，１４またはＮチヤンネル
IGFET１８の何れかの完全な遮断を阻害するダ
イオードの電圧降下はない。
に、すべてエンハンスメント型装置であるＰチヤ
ンネルIGFET１２，１４またはＮチヤンネル
IGFET１８の何れかの完全な遮断を阻害するダ
イオードの電圧降下はない。
第２図ないし第４図はSOS技法を用いて製造し
た記憶セル１０の平面図および断面図を示す。記
憶セル１０はサフアイヤ基板１１とその上に形成
されたシリコンエピタキシヤル層とを含んでい
る。このシリコンエピタキシヤル層中には
IGFET１２，１４，１６，１８，２０が形成さ
れている。第２図においてP+型エピタキシヤル
領域は点をうつたもので表わされ、N+型エピタ
キシヤル領域は無地で表わされている。酸化層は
第２図ではすべて除外されているが、第３図、第
４図では装置１０の構造を明らかにするために図
示してある。特に、正の電源電圧VDDはＰチヤン
ネルIGFET１２のソース３０とＰチヤンネル
IGFET１４のソース３１にそれぞれ金属接触２
７，２９を介して接続されている。IGFET１４
のP+ドレン３２とIGFET１２のP+ドレン３４と
はそれぞれN-チヤンネル領域３６，３８によつ
てそれぞれのソース３１，３０から分離されてい
る。
た記憶セル１０の平面図および断面図を示す。記
憶セル１０はサフアイヤ基板１１とその上に形成
されたシリコンエピタキシヤル層とを含んでい
る。このシリコンエピタキシヤル層中には
IGFET１２，１４，１６，１８，２０が形成さ
れている。第２図においてP+型エピタキシヤル
領域は点をうつたもので表わされ、N+型エピタ
キシヤル領域は無地で表わされている。酸化層は
第２図ではすべて除外されているが、第３図、第
４図では装置１０の構造を明らかにするために図
示してある。特に、正の電源電圧VDDはＰチヤン
ネルIGFET１２のソース３０とＰチヤンネル
IGFET１４のソース３１にそれぞれ金属接触２
７，２９を介して接続されている。IGFET１４
のP+ドレン３２とIGFET１２のP+ドレン３４と
はそれぞれN-チヤンネル領域３６，３８によつ
てそれぞれのソース３１，３０から分離されてい
る。
同様にＮチヤンネルIGFET１６，１８は図示
のようにN+型にドープされたエピタキシヤル層
のソース４０，４１をする。ソース４０，４１は
それぞれP-チヤンネル領域４６，４８によつて
それぞれのドレン４２，４４から分離されてい
る。負の電源電圧VSS（第１Ａ図および第１Ｂ図に
示すように接地点でもよい）はＮチヤンネル
IGFET１６，１８のソース４０，４１に金属接
触４７，４９を介して接続されている。ダイオー
ド２４はN+型にドープされた多結晶シリコン配
線層５０とP+型にドープされた多結晶シリコン
配線管５３との接合によつて形成される。N+型
にドープされた多結晶シリコン配線層５０はまた
第４図に示すチヤンネル酸化膜５７上のＮチヤン
ネルIGFET１６のゲートとして働らくと共にＮ
チヤンネルIGFET１８のドレン４４との埋込み
接触配線層３３として働く。同様に、P+型にド
ープされた多結晶シリコン配線層５３は第４図の
チヤンネル酸化膜５９上のＰチヤンネルIGFET
１２のゲートとして働らくと共にＰチヤンネル
IGFET１４のドレン３２との埋込み接触配線層
３５として働く。
のようにN+型にドープされたエピタキシヤル層
のソース４０，４１をする。ソース４０，４１は
それぞれP-チヤンネル領域４６，４８によつて
それぞれのドレン４２，４４から分離されてい
る。負の電源電圧VSS（第１Ａ図および第１Ｂ図に
示すように接地点でもよい）はＮチヤンネル
IGFET１６，１８のソース４０，４１に金属接
触４７，４９を介して接続されている。ダイオー
ド２４はN+型にドープされた多結晶シリコン配
線層５０とP+型にドープされた多結晶シリコン
配線管５３との接合によつて形成される。N+型
にドープされた多結晶シリコン配線層５０はまた
第４図に示すチヤンネル酸化膜５７上のＮチヤン
ネルIGFET１６のゲートとして働らくと共にＮ
チヤンネルIGFET１８のドレン４４との埋込み
接触配線層３３として働く。同様に、P+型にド
ープされた多結晶シリコン配線層５３は第４図の
チヤンネル酸化膜５９上のＰチヤンネルIGFET
１２のゲートとして働らくと共にＰチヤンネル
IGFET１４のドレン３２との埋込み接触配線層
３５として働く。
ダイオード２２はIGFET１２のP+型ドレン３
４とIGFET１６のN+型ドレン４２との接合によ
つて形成される。この発明の推奨実施例ではダイ
オード２２が全部エピタキシヤル層内に形成され
ているが、下述のように多結晶シリコン層５１，
５２を延長して相互に接触させることによつて多
結晶シリコン中に形成することもできる。この場
合は多結晶シリコンダイオードがエピタキシヤル
層中のダイオード２２と平行に形成され、多結晶
シリコンダイオードの漏洩特性が優勢になる。
４とIGFET１６のN+型ドレン４２との接合によ
つて形成される。この発明の推奨実施例ではダイ
オード２２が全部エピタキシヤル層内に形成され
ているが、下述のように多結晶シリコン層５１，
５２を延長して相互に接触させることによつて多
結晶シリコン中に形成することもできる。この場
合は多結晶シリコンダイオードがエピタキシヤル
層中のダイオード２２と平行に形成され、多結晶
シリコンダイオードの漏洩特性が優勢になる。
N+型にドープされた多結晶シリコン配線層５
１は第３図のチヤンネル酸化膜６１上のＮチヤン
ネルIGFET１８のゲートとして働き、かつN+型
エピタキシヤル領域４２との埋込み接触配線層７
０を形成している。同様に、P+型にドープされ
た多結晶シリコン配線層５２は第３図のチヤンネ
ル酸化膜６３上のＰチヤンネルIGFET１４のゲ
ートとして働き、かつＰチヤンネルIGFET１２
のドレン３４との埋込み接触配線層７４を形成し
ている。第３図および第４図に一括して６５で示
す他の酸化膜領域６５は絶縁用に用いられる。
１は第３図のチヤンネル酸化膜６１上のＮチヤン
ネルIGFET１８のゲートとして働き、かつN+型
エピタキシヤル領域４２との埋込み接触配線層７
０を形成している。同様に、P+型にドープされ
た多結晶シリコン配線層５２は第３図のチヤンネ
ル酸化膜６３上のＰチヤンネルIGFET１４のゲ
ートとして働き、かつＰチヤンネルIGFET１２
のドレン３４との埋込み接触配線層７４を形成し
ている。第３図および第４図に一括して６５で示
す他の酸化膜領域６５は絶縁用に用いられる。
記憶セル１０はさらにその状態の設定に用いら
れるＮチヤンネル伝送ゲートIGFET２０を含み、
そのIGFET２０はこの発明の推奨実施例ではそ
れぞれの「ドレン―ソース」と呼ばれる２つの
N+型エピタキシヤル領域４２，５４を含んでい
る。「ドレン―ソース」と呼ぶ理由は伝送ゲート
２０が２つのモードで働らかされることに関係し
ている。一方のモードでは領域４２がドレンに、
領域５４がソースになり、他方のモードでは領域
５４がドレンに、領域４２がソースになる。しか
し領域４２は常にＮチヤンネルIGFET１６のド
レンおよびダイオード２２の陰極として働くこと
に注意されたい。IGFET２０の２つの「ドレン
―ソース」４２，５４の間にP-型チヤンネル領
域５６が形成されている。このチヤンネル領域５
６上にチヤンネル酸化膜（図示せず）があり、さ
らにその上にN+型多結晶シリコン層５８が配置
されている。この多結晶シリコン層５８は
IGFET２０のゲートとして働く。チヤンネル領
域５６の２つのインバータと反対側の「ドレン―
ソース」（領域）５４に接触用開口６６が形成さ
れ、第２図に示すようにこの接触用開口６６中に
IGFET２０からの入出力配線２８が配置されて
いる。
れるＮチヤンネル伝送ゲートIGFET２０を含み、
そのIGFET２０はこの発明の推奨実施例ではそ
れぞれの「ドレン―ソース」と呼ばれる２つの
N+型エピタキシヤル領域４２，５４を含んでい
る。「ドレン―ソース」と呼ぶ理由は伝送ゲート
２０が２つのモードで働らかされることに関係し
ている。一方のモードでは領域４２がドレンに、
領域５４がソースになり、他方のモードでは領域
５４がドレンに、領域４２がソースになる。しか
し領域４２は常にＮチヤンネルIGFET１６のド
レンおよびダイオード２２の陰極として働くこと
に注意されたい。IGFET２０の２つの「ドレン
―ソース」４２，５４の間にP-型チヤンネル領
域５６が形成されている。このチヤンネル領域５
６上にチヤンネル酸化膜（図示せず）があり、さ
らにその上にN+型多結晶シリコン層５８が配置
されている。この多結晶シリコン層５８は
IGFET２０のゲートとして働く。チヤンネル領
域５６の２つのインバータと反対側の「ドレン―
ソース」（領域）５４に接触用開口６６が形成さ
れ、第２図に示すようにこの接触用開口６６中に
IGFET２０からの入出力配線２８が配置されて
いる。
記憶セル１０を製造するには、まずエピタキシ
ヤル半導体層を成長させることのできるサフアイ
ヤ基板のような絶縁性基板１１を準備する。この
発明の推奨実施例では絶縁性基板としてサフアイ
ヤを使用しているが、サフアイヤ以外にスピネ
ル、酸化ベリウムを使用することもできる。この
絶縁性基板上にSOS技法において公知の方法でシ
リコン等の半導体をエピタキシヤル成長させ、成
長後その半導体層の表面に公知の方法で、例えば
シリコンの場合は熱酸化によつて、酸化被膜を形
成する。この酸化被膜の表面に感光性樹脂層を塗
布し、標準的な写真製版法を用いてその感光性樹
脂層を光パタンに露出した後現像し、IGFET１
２，１４，１６，１８，２０の部分になるシリコ
ンエピタキシヤル層の領域を被覆するマスクを形
成する。然る後酸化被膜とシリコンエピタキシヤ
ル層の露出部分をエツチングで除去する。
ヤル半導体層を成長させることのできるサフアイ
ヤ基板のような絶縁性基板１１を準備する。この
発明の推奨実施例では絶縁性基板としてサフアイ
ヤを使用しているが、サフアイヤ以外にスピネ
ル、酸化ベリウムを使用することもできる。この
絶縁性基板上にSOS技法において公知の方法でシ
リコン等の半導体をエピタキシヤル成長させ、成
長後その半導体層の表面に公知の方法で、例えば
シリコンの場合は熱酸化によつて、酸化被膜を形
成する。この酸化被膜の表面に感光性樹脂層を塗
布し、標準的な写真製版法を用いてその感光性樹
脂層を光パタンに露出した後現像し、IGFET１
２，１４，１６，１８，２０の部分になるシリコ
ンエピタキシヤル層の領域を被覆するマスクを形
成する。然る後酸化被膜とシリコンエピタキシヤ
ル層の露出部分をエツチングで除去する。
シリコンエピタキシヤル層の不要部分を除去し
た後、残余の感光性樹脂と酸化膜を除去する。次
に基板に燐のようなドナーイオンのイオン注入し
てエピタキシヤル層をN-導電型にしてＰチヤン
ネルIGFETのしきい値電圧を調整し、すなわち
ＰチヤンネルIGFET１２，１４のチヤンネル領
域を形成る。然る後基板に感光性樹脂を塗布し、
ホトマスクを用いて露光現像し、Ｎチヤンネル
IGFET１６，１８，２０のチヤンネル領域を露
出させる。次にこの感光性樹脂パタンを持つ基板
にＮチヤンネルIGFETのしきい値電圧を調整す
るために硼素のようなアクセプタイオンを注入す
る。残余の感光性樹脂を剥離した後基板を約1000
℃の炉に挿入し、この炉に少量の水蒸気とHClを
流してエピタキシヤル層の残余の部分上に酸化被
膜６５を成長させる。
た後、残余の感光性樹脂と酸化膜を除去する。次
に基板に燐のようなドナーイオンのイオン注入し
てエピタキシヤル層をN-導電型にしてＰチヤン
ネルIGFETのしきい値電圧を調整し、すなわち
ＰチヤンネルIGFET１２，１４のチヤンネル領
域を形成る。然る後基板に感光性樹脂を塗布し、
ホトマスクを用いて露光現像し、Ｎチヤンネル
IGFET１６，１８，２０のチヤンネル領域を露
出させる。次にこの感光性樹脂パタンを持つ基板
にＮチヤンネルIGFETのしきい値電圧を調整す
るために硼素のようなアクセプタイオンを注入す
る。残余の感光性樹脂を剥離した後基板を約1000
℃の炉に挿入し、この炉に少量の水蒸気とHClを
流してエピタキシヤル層の残余の部分上に酸化被
膜６５を成長させる。
次にこの基板に再び感光性樹脂を塗布し、ホト
マスクを用いて露光現像して埋込み接触を形成す
る領域を露出させる。埋込み接触３３，３５，７
０，７４の形状はドープされた多結晶シリコンと
その下側のエピタキシヤル層領域の間に適正な接
触が得られるように選ぶ。現像された感光性樹脂
から露出された酸化被膜６５を緩衝弗酸等のエツ
チング液で除去し、残余の感光性樹脂を除去した
後その基板上に多結晶シリコン層をシランの熱分
解等の適当な方法によつて被着する。
マスクを用いて露光現像して埋込み接触を形成す
る領域を露出させる。埋込み接触３３，３５，７
０，７４の形状はドープされた多結晶シリコンと
その下側のエピタキシヤル層領域の間に適正な接
触が得られるように選ぶ。現像された感光性樹脂
から露出された酸化被膜６５を緩衝弗酸等のエツ
チング液で除去し、残余の感光性樹脂を除去した
後その基板上に多結晶シリコン層をシランの熱分
解等の適当な方法によつて被着する。
このドープされた多結晶シリコン層の表面に感
光性樹脂層を塗布し、ホトマスクを用いて埋込み
接触とIGFETのゲートを含む多結晶シリコン配
線層のパタンに露光する。この感光性樹脂を現像
した後ドープされた多結晶シリコン層の露出部分
を水酸化カリウム、エタノール、水の混合溶液中
でエツチングして除去する。この感光性樹脂層を
剥離し、再び新しい感光性樹脂層を塗布する。こ
の感光性樹脂層をホトマスクを用いて画定し、多
結晶シリコン層およびエピタキシヤルシリコン層
の中でP+型導電型を持たせるべき領域をイオン
注入のために露出する。硼素のようなアクセプタ
不純物イオンを約1015原子／cm2の濃度までこの露
出したエピタキシヤル層と多結晶シリコン層に注
入した後感光性樹脂層を剥離し、再び新たな感光
性樹脂層を塗布する。次に再び感光性樹脂層を画
定し、N+導電型にドープする領域を露出させる。
基波をイオン注入器中に保持し、露出したエピタ
キシヤル層と多結晶シリコン層の部分に燐のよう
なドナー不純物を約２×1015原子／cm2の濃度まで
注入する。
光性樹脂層を塗布し、ホトマスクを用いて埋込み
接触とIGFETのゲートを含む多結晶シリコン配
線層のパタンに露光する。この感光性樹脂を現像
した後ドープされた多結晶シリコン層の露出部分
を水酸化カリウム、エタノール、水の混合溶液中
でエツチングして除去する。この感光性樹脂層を
剥離し、再び新しい感光性樹脂層を塗布する。こ
の感光性樹脂層をホトマスクを用いて画定し、多
結晶シリコン層およびエピタキシヤルシリコン層
の中でP+型導電型を持たせるべき領域をイオン
注入のために露出する。硼素のようなアクセプタ
不純物イオンを約1015原子／cm2の濃度までこの露
出したエピタキシヤル層と多結晶シリコン層に注
入した後感光性樹脂層を剥離し、再び新たな感光
性樹脂層を塗布する。次に再び感光性樹脂層を画
定し、N+導電型にドープする領域を露出させる。
基波をイオン注入器中に保持し、露出したエピタ
キシヤル層と多結晶シリコン層の部分に燐のよう
なドナー不純物を約２×1015原子／cm2の濃度まで
注入する。
次に残余の感光性樹脂層を剥離し、エピタキシ
ヤル層を少量の水蒸気とHClを流した約900℃の
炉中に保持し、厚さ1000Åの酸化被膜を成長させ
る。基板を炉から引出して熱的に成長させたこの
２酸化シリコン層の上にシランの熱分解等の適当
な方法によつて厚い２酸化シリコン層（図示せ
ず）を被着し、、厚さ6000Åの複合層を形成する。
ヤル層を少量の水蒸気とHClを流した約900℃の
炉中に保持し、厚さ1000Åの酸化被膜を成長させ
る。基板を炉から引出して熱的に成長させたこの
２酸化シリコン層の上にシランの熱分解等の適当
な方法によつて厚い２酸化シリコン層（図示せ
ず）を被着し、、厚さ6000Åの複合層を形成する。
然る後この厚い酸化膜に金属接触用開口を形成
する。これは感光性樹脂層の塗布およびホトマス
クによるその画定並びに前述の緩衝弗酸によるエ
ツチングを含む標準の写真製版法により行なう。
する。これは感光性樹脂層の塗布およびホトマス
クによるその画定並びに前述の緩衝弗酸によるエ
ツチングを含む標準の写真製版法により行なう。
金属接触用開口を形成した後酸化膜表面にアル
ミニウムのような金属層（図示せず）を被着す
る。再び標準の写真製版法を用いてこの金属層を
画定した後、シランの熱分解等の適当な方法で金
属配線表面に厚さ約10000Åの保護層（図示せず）
を被着する。
ミニウムのような金属層（図示せず）を被着す
る。再び標準の写真製版法を用いてこの金属層を
画定した後、シランの熱分解等の適当な方法で金
属配線表面に厚さ約10000Åの保護層（図示せず）
を被着する。
最後に緩衝弗酸を用いる前述の型の写真製版法
によりこの保護層に接合パツド開口を形成して接
合パツド上の保護酸化膜を除去し、これにより記
憶セルが完成する。
によりこの保護層に接合パツド開口を形成して接
合パツド上の保護酸化膜を除去し、これにより記
憶セルが完成する。
この発明を使用すると、埋込み接触と導電性多
結晶シリコン配線層とを使用した極めて高密度の
記憶セルを製造することができる。多結晶シリコ
ン配線層およびエピタキシヤルシリコン層に形成
されたダイオードは記憶セルの動作に決定的影響
を及ぼさないことが判つている。
結晶シリコン配線層とを使用した極めて高密度の
記憶セルを製造することができる。多結晶シリコ
ン配線層およびエピタキシヤルシリコン層に形成
されたダイオードは記憶セルの動作に決定的影響
を及ぼさないことが判つている。
当業者に自明のように、P+型エピタキシヤル
領域３４が第２図のようにN+型エピタキシヤル
領域４２より上方に突出しておれば、Ｎチヤンネ
ル伝送ゲートIGFET２０をＰチヤンネル伝送ゲ
ートIGFETで置換えることができる。埋込み接
触を用いた多結晶シリコン配線層は金属配線層よ
り大きさを小さくすることができるため、ドープ
された多結晶シリコンとエピタキシヤルシリコン
との間に形成されるダイオードを記憶セル１０内
に構成することによりセルの大きさは極めて小さ
くなるが、これをなくすると著しく大面積のセル
が必要となる。
領域３４が第２図のようにN+型エピタキシヤル
領域４２より上方に突出しておれば、Ｎチヤンネ
ル伝送ゲートIGFET２０をＰチヤンネル伝送ゲ
ートIGFETで置換えることができる。埋込み接
触を用いた多結晶シリコン配線層は金属配線層よ
り大きさを小さくすることができるため、ドープ
された多結晶シリコンとエピタキシヤルシリコン
との間に形成されるダイオードを記憶セル１０内
に構成することによりセルの大きさは極めて小さ
くなるが、これをなくすると著しく大面積のセル
が必要となる。
第１Ａ図はこの発明を用いた記憶セルの推奨実
施例の回路図、第１Ｂ図は第２図に示すこの発明
の推奨実施例の実物において配置される各位置に
対応する位置に各回路素子を配置した第１Ａ図の
回路の修正回路図、第２図は第１Ｂ図の回路素子
をCMOS／SOSで実現した装置の平面図、第３
図は第２図の線３―３に沿う記憶セルの断面図、
第４図は第２図の線４―４に沿う記憶セルの断面
図である。 １０……記憶セル、１１……基板、１２，１４
……ＰチヤンネルIGFET、１６，１８……Ｎチ
ヤンネルIGFET、２２，２４……ダイオード、
５０，５１……Ｎ型多結晶シリコン層、５２，５
３……Ｐ型多結晶シリコン層。
施例の回路図、第１Ｂ図は第２図に示すこの発明
の推奨実施例の実物において配置される各位置に
対応する位置に各回路素子を配置した第１Ａ図の
回路の修正回路図、第２図は第１Ｂ図の回路素子
をCMOS／SOSで実現した装置の平面図、第３
図は第２図の線３―３に沿う記憶セルの断面図、
第４図は第２図の線４―４に沿う記憶セルの断面
図である。 １０……記憶セル、１１……基板、１２，１４
……ＰチヤンネルIGFET、１６，１８……Ｎチ
ヤンネルIGFET、２２，２４……ダイオード、
５０，５１……Ｎ型多結晶シリコン層、５２，５
３……Ｐ型多結晶シリコン層。
Claims (1)
- １ 表面に半導体をエピタキシヤル成長させるこ
とのできる絶縁性材料から形成された基板と、こ
の絶縁性基板上にエピタキシヤル成長された半導
体材料層とを具備し、上記半導体材料層は、第１
および第２のインバータを含む記憶セルに形成さ
れ、上記インバータはそれぞれＰチヤンネル絶縁
ゲート電界効果トランジスタおよびＮチヤンネル
絶縁ゲート電界効果トランジスタを含み、上記各
Ｐチヤンネル絶縁ゲート電界効果トランジスタの
ソースはこれを正の電源電位に接続する手段を持
ち、上記各Ｎチヤンネル絶縁ゲート電界効果トラ
ンジスタのソースはこれを最も底い電源電位に接
続する手段を持ち、第１のＰ型多結晶シリコン配
線層が上記第１のインバータのダイオードの陽極
との埋込み接触を形成すると共に上記第２のイン
バータのＰチヤンネル絶縁ゲート電界効果トラン
ジスタのゲートを形成し、第１のＮ型多結晶シリ
コン配線層が上記第１のインバータの上記ダイオ
ードの陰極との埋込み接触を形成すると共に上記
第２のインバータのＮチヤンネル絶縁ゲート電界
効果トランジスタのゲートを形成し、第２のＰ型
多結晶シリコン配線層が上記第２のインバータの
上記Ｐチヤンネル絶縁ゲート電界効果トランジス
タのドレンとの埋込み接触を形成すると共に上記
第１のインバータの上記Ｐチヤンネル絶縁ゲート
電界効果トランジスタのゲートを形成し、第２の
Ｎ型多結晶シリコン配線層が上記第２のインバー
タの上記Ｎチヤンネル絶縁ゲート電界効果トラン
ジスタのドレンとの埋込み接触を形成すると共に
上記第１のインバータの上記Ｎチヤンネル絶縁ゲ
ート電界効果トランジスタのゲートを形成し、上
記第２のＰ型多結晶シリコン配線層が上記第２の
Ｎ型多結晶シリコン配線層とダイオードを形成す
ることを特徴とする集積回路構体。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1520379A | 1979-02-26 | 1979-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117266A JPS55117266A (en) | 1980-09-09 |
| JPH0117264B2 true JPH0117264B2 (ja) | 1989-03-29 |
Family
ID=21770084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2149980A Granted JPS55117266A (en) | 1979-02-26 | 1980-02-21 | Integrated circuit structure |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS55117266A (ja) |
| DE (1) | DE3006442A1 (ja) |
| FR (1) | FR2449973A1 (ja) |
| IT (1) | IT1141377B (ja) |
| SE (1) | SE444484B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678157A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Semiconductor device |
| DE3147951A1 (de) * | 1981-12-03 | 1983-06-16 | Siemens AG, 1000 Berlin und 8000 München | Statische speicherzelle |
| JPS59130459A (ja) * | 1983-01-17 | 1984-07-27 | Hitachi Ltd | 半導体メモリ集積回路装置 |
| JPH065714B2 (ja) * | 1983-07-26 | 1994-01-19 | 日本電気株式会社 | 半導体メモリセル |
| DE3672030D1 (de) * | 1985-01-30 | 1990-07-19 | Toshiba Kawasaki Kk | Halbleitervorrichtung und methode zu deren herstellung. |
| US4805148A (en) * | 1985-11-22 | 1989-02-14 | Diehl Nagle Sherra E | High impendance-coupled CMOS SRAM for improved single event immunity |
| US5239503A (en) * | 1992-06-17 | 1993-08-24 | Aptix Corporation | High voltage random-access memory cell incorporating level shifter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1054714A (en) * | 1974-10-09 | 1979-05-15 | James A. Luisi | High speed memory cell |
-
1980
- 1980-02-15 SE SE8001225A patent/SE444484B/sv not_active IP Right Cessation
- 1980-02-21 JP JP2149980A patent/JPS55117266A/ja active Granted
- 1980-02-21 DE DE19803006442 patent/DE3006442A1/de active Granted
- 1980-02-22 IT IT20130/80A patent/IT1141377B/it active
- 1980-02-25 FR FR8004080A patent/FR2449973A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| IT8020130A0 (it) | 1980-02-22 |
| DE3006442C2 (ja) | 1990-06-07 |
| DE3006442A1 (de) | 1980-09-04 |
| IT1141377B (it) | 1986-10-01 |
| SE444484B (sv) | 1986-04-14 |
| JPS55117266A (en) | 1980-09-09 |
| FR2449973B1 (ja) | 1984-10-19 |
| SE8001225L (sv) | 1980-08-27 |
| FR2449973A1 (fr) | 1980-09-19 |
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