JPH01173496A - 不揮発性メモリのデータ読み出し回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気的に消去及び再書き込み可能な読□み出し
専用メモリ（以下、ＥＥＦＲＯＭという。）並びに消去
及び再書き込み可能な読み出し専用メモリ（以下、ＥＦ
ＲＯＭという。）等の不揮発性メモリのデータ読み出し
回路装置に関する。

［従来の技術］ 従来、消去及び再書き込み可能な不揮発性メモリとして
、電気的に消去及び再書き込み可能なＥＥＰＲＯＭ、並
びに紫外線照射によってプログラムされたデータを消去
するＥＰＲＯＭが広く用いられている。

第４図は従来例のＥＥＦＲＯＭのメモリセルの回路図で
ある。第４図において、フローティングデー５ＷＭＯＳ
電界効果トランジスタ（以下、ＦＡＭＯＳＦＥＴという
。）Ｍｏのドレインが選択用ＮチャンネルＭＯＳ電界効
果トランジスタ（以下、ＭＯＳＦＥＴという。）Ｑｏの
ソースに接続され、ＦＡＭＯＳＦＥＴ　　Ｍｏのソース
がアースに接続される。また、選択用ＭＯＳＦＥＴ　　
Ｑｏのドレインはプルアップ用抵抗Ｒを介して例えば＋
５Ｖの直流電圧源Ｖｃｃに接続される。

このＦＡＭＯＳＦＥＴ　　Ｍｏをプログラムする場合は
、まず、選択用ＭＯ８ＦＥＴ　　Ｑｏのゲートに例えば
＋５Ｖの電圧を印加してＭＯＳＦＥＴＱｏをオンとした
後、ＦＡＭＯＳＦＥＴ　　Ｍｏのゲートに比較的高い例
えば＋！４Ｖの電圧を例えば１〜１０ミリ秒間印加する
。これによってＦＡＭＯＳＦＥＴ　　Ｍｏ内のフローテ
ィングゲートに電荷が蓄積されてプログラムされ、ゲー
トに例えば＋５Ｖの読み出し電圧Ｖｇｏを印加しても常
時オフの状態となっている。

一方、プログラムされたＦＡＭＯＳＦＥＴ　　ＭＯのデ
ータを消去する場合は、まず、選択用Ｍ○５ＦＥＴ　　
Ｑｏのゲートに例えば＋５Ｖの電圧を印加してＭＯＳＦ
ＥＴ　　Ｑｏをオンとした後、ＦＡＭＯＳＦＥＴ　　Ｍ
ｏのゲートに例えば＋＋４Ｖの電圧を印加するとともに
、ＦＡＭＯ９ＦＥＴＭｏのドレインに選択用ＭＯ９ＦＥ
Ｔ　　Ｑｏを介して該ゲート電圧と同一の例えば＋１４
Ｖの電圧を例えば１００ミリ秒の間印加する。これによ
ってＦＡＭＯＳＦＥＴ　　Ｍｏ内のフローティングゲー
トに蓄積されている電荷を放電させ、Ｆ　ＡＭＯ５ＦＥ
Ｔ　　Ｍｏのデータを消去する。

第２図は従来例のＦＡＭＯＳＦＥＴのゲート電圧Ｖｇ対
ソース・ドレイ・ン間電流Ｉｓｄ特性を示す図である。

まず、ＦＡＭＯＳＦＥＴ　　Ｍｏがプログラムされてい
ない場合、第２図の特性１１に示すように、例えばＯＶ
のゲート電圧Ｖｇ＋をＦＡＭＯＳＦＥＴ　　Ｍｏのゲー
トに印加したとき、ソース・ドレイン間電流Ｉｓｄはｌ
ｓｄ＋＝約５ｎＡとなりソース・ドレイン間にはほとん
ど電流が流れず、次いで、ＦＡＭＯＳＦＥＴ　　Ｍｏの
ゲート電圧を例えば＋５Ｖの読み出し電圧Ｖｇｏに上昇
させると、ソース・ドレイン間電流ＩｓｄはＩｓｄ＊＝
約１００μＡとなりＦＡＭＯＳＦＥＴ　　Ｍｏがオン状
態となる。

一方、ＦＡＭＯＳＦＥＴ　　Ｍｏがプログラムされてい
る場合、第２図の特性１２に示すようにゲート電圧Ｖｇ
を例えばＯＶの電圧Ｖ　ｇ　＋から例えば＋５Ｖの読み
出し電圧ＶｇＯに変化しても、ソース・ドレイン間には
上述と同様にほとんど電流が流れない。

従って、このＦＡＭＯＳＦＥＴ　　Ｍｏのゲートに所定
の読み出し電圧Ｖｇｏを印加した場合、ＦＡＭＯＳＦＥ
Ｔ　　Ｍｏのプログラム状態によってオンとオフの２値
状態が存在し、これによって上記２値状態に対応した２
値データを記憶することができるとともに、データの読
み出し動作を行うことができる。

［発明が解決しようとする問題点］ しかしながら、従来例のＥＥＰＲＯＭのデータ読み出し
方法では、例えば電源電圧５Ｖの所定の読み出し電圧を
印加してＦＡＭＯＳＦＥＴ　　Ｍ。

に記憶されているデータの読み出しを行っているが、常
時オフ状態にプログラムされたＦ　ＡＭＯＳＦ　Ｅ′ｒ
のフローティングゲートに蓄積されている電荷が、しば
しばＦＡＭＯＳＦＥＴ　　Ｍｏのフローティングゲート
からコントロールゲートであるゲート電極に放電する場
合があった。

また、ＦＡＭＯＳＦＥＴの製造プロセスが異なることに
よって、第２図に示した該ＦＡＭＯＳＦ’ＥＴの電気的
特性が異なり、これによって上記所定の読み出し電圧を
ゲート電極に印加しても、所定のオン電流１　ｓｄ、が
流れず、誤ったデータを読み出す場合がある。この問題
点を解決するために上記ＦＡＭＯＳＦＥＴ　　Ｍｏのゲ
ート電極の直下部の不純物領域における不純物量を公知
のドーピングの方法により制御する必要かあり、これに
より該ＦＡＭＯＳＦＥＴの製造方法がより複雑になると
いう問題点があった。

本発明の第１の目的は以上の問題点を解決し、不揮発性
メモリの製造方法が複雑にならず、しかもフローティン
グゲートから電荷が放電することなく正確にデータの読
み出しを行うことができる不揮発性メモリのデータ読み
出し回路装置を提供することにある。

また本発明の第２の目的は以上の問題点を解決し、不揮
発性メモリの製造方法が複雑にならず、しかもフローテ
ィングゲートから電荷が放電することなくデータの読み
出しを行うことができるデータ読み出しゲート電圧を決
定することができるとともに、該データ読み出しゲート
電圧の決定後はフローティングゲートから電荷が放電す
ることなく正確にデータの読み出しを行うことができる
不揮発性メモリのデータ読み出し回路装置を提供するこ
とにある。

［問題点を解決するための手段］ 本発明は、所定のデータ読み出しゲート電圧に対してオ
ン状態とオフ状態を有する不揮発性メモリのデータ読み
出し回路装置において、常時オフ状態にプログラムされ
た上記不揮発性メモリのフローティングゲートに蓄積さ
れた電荷が放電しないような予め決定されたデータ読み
出しゲート電圧を記憶する記憶手段と、上記記憶手段に
記憶された上記データ読み出しゲート電圧を上記不揮発
性メモリのゲート電極に印加して上記不揮発性メモリに
記憶されたデータを読み出すように制御する制御手段を
備えたことを特徴とする。

また本発明は、所定のデータ読み出しゲート電圧に対し
てオン状態とオフ状態を有する不揮発性メモリのデータ
読み出し回路装置において、上記不揮発性メモリのゲー
ト電極に所定のゲート電圧を印加して上記不揮発性メモ
リの動作電流を検出する電流検出手段と、上記不揮発性
メモリのゲート電極に印加される上記ゲート電圧を変化
し上記電流検出手段によって検出される各電流値から、
常時プログラムされた上記不揮発性メモリのフローティ
ングゲートに蓄積された電荷が放電しないようなデータ
読み出し電圧を決定する読み出し電圧決定手段と、」二
記読み出し電圧決定手段によって決定されたデータ読み
出しゲート電圧を記憶する記憶手段と、上記記憶手段に
記憶された上記データ読み出しゲート電圧を上記不揮発
性メモリのゲート電極に印加して上記不揮発性メモリに
記憶されたデータを読み出すように制御する制御手段を
備えたことを特徴とする。

［作用］ 前者のように構成することにより、上記記憶手段が常時
オフ状態にプログラムされた上記不揮発性メモリのフロ
ーティングゲートに蓄積された電荷が放電しないような
予め決定されたデータ読み出しゲート電圧を記憶し、上
記制御手段が、上記記憶手段に記憶された上記データ読
み出しゲート電圧を上記不揮発性メモリのゲート電極に
印加して上記不揮発性メモリに記憶されたデータを読み
出すように制御する。

また後者のように構成することにより、上記電流検出手
段が上記不揮発性メモリのゲート電極に所定のゲート電
圧を印加して上記不揮発性メモリの動作電流を検出し、
上記読み出し電圧決定手段が、上記不揮発性メモリのゲ
ート電極に印加される上記ゲート電圧を変化し上記電流
検出手段によって検出される各電流値から、常時プログ
ラムされた上記不揮発性メモリのフローティングゲート
に蓄積された電荷が放電しないようなデータ読み出し電
圧を決定する。これに応答して上記記憶手段は、上記読
み出し電圧決定手段によって決定されたデータ読み出し
ゲート電圧を記憶し、上記制御手段が、上記記憶手段に
記憶された上記データ読み出しゲート電圧を上記不揮発
性メモリのゲート電極に印加して上記不揮発性メモリに
記憶されたデータを読み出すように制御する。

［実施例コ 第１図は本発明の一実施例であるＦＡＭＯ８ＦＥＴのメ
モリセルのためのデータ読み出し回路のブロック図であ
り、第１図において、上述の図面と同一のものについて
は、同一の符号を付している。

本発明のデータ読み出し回路は、フローティングゲート
から電荷が放電することがない最適なデータ読み出しゲ
ート電圧を記憶するランダムアクセスメモリ（以下、Ｒ
ＡＭという。）４を備え、上記ＦＡＭＯ９ＦＥＴ　　Ｍ
ｏを繰り返し上記最適なデータ読み出しゲート電圧で上
記ＦＡＭＯ９ＦＥＴ　　Ｍｏに記憶されたデータを読み
出すことができることを特徴としている。

・　　第１図において、上述の第４図の従来例と同様に
ＦＡＭＯ９ｉ”ＥＴ　　Ｍｏと選択用ＮチャンネルＭＯ
９ＦＥＴ　　Ｑｏから成る１個のメモリセルが本発明の
プログラム回路ｌに接続される。

プログラム回路ｌにおいて、該回路ｌ全体を制御する中
央演算処理装置（以下、ＣＰＵという。）２が設けられ
、該制御を行うためのシステムプログラムを記憶するた
めの読み出し専用メモリ（以下、ｒｔＯＭという。）３
と、制御の際のワークエリアを確保するとともに予め決
定される上述の最適なデータ読み出しゲート電圧等を記
憶するＲＡＭ４がバスを介してＣＰＵ２に接続される。

なお、ＲＡＭ４はバックアップ電源によって常時電源が
供給される。

昇圧回路５は７個のダイオードＤＩないしＤ７と７個の
コンデンサから公知のように構成される。

ここで、ダイオードＤ、ないしＤ７がそれぞれ同一方向
で縦続接続され、ダイオードＤ１ないしＤ７の各カソー
ドがコンデンサＣＩないしＣ７を介してノアゲートＮＯ
Ｒ，ないしＮ０Ｒ７の出力端子に接続される。ダイオー
ドＤ１のアノードは例えば＋５■の直流電源Ｖｃｃに接
続され、コンデンサＣ７の一端とダイオードＤ７のカソ
ードとの接続点は該昇圧回路５の昇圧出力端子となる。

該昇圧出力電圧Ｖｌ）りが該昇圧出力端子からＦＡＭＯ
９Ｆ’ＥＴＭｏのゲートに出力されるとともに、ＣＰＵ
２によって制御されるスイッチ１０のｂ側を介してＭｏ
５ＦＥＴ　　Ｑｏのドレインに出力される。

クロック発生回路６はデユーティ５０％であって所定の
周期のクロック信号φと該クロック信号φの反転クロッ
ク信号１を発生して、クロック信号φをノアゲートＮ０
ＲＩ、ＮＯＲ３，Ｎ０Ｒ５及びＮ０Ｒ７の各第１の入力
端子に出力し、また、反転クロック信号φをノアゲート
Ｎ０Ｒ２，Ｎ０Ｒ４及びＮ０Ｒ６の各第１の入力端子に
出力する。

ここで、クロック信号φ及び反転クロック信号−憂−は
例えば＋５Ｖの直流電圧Ｖｃｃと例えばアース電位の２
値を有する信号である。

制御信号発生回路７は、ＣＰＵ２からの命令信号に応答
してＨレベル又はＬレベルの制御信号Ｓ、ないしＳ、を
ノアゲートＮ０ＲＩないしＮ０Ｒ７の第２の入力端子に
出力する。Ｌレベルの制御信号がノアゲートＮ０ＲＩな
いしＮ０Ｒ７の第２の入力端子に入力されノアゲートＮ
ＯＲｌないしＮ０Ｒ７がイネーブル状態となる場合にお
いて、ノアゲートＮＯＲｌないしＮ０Ｒ７の出力端子が
例えばアース電位のＬレベルのときダイオードＤ。

のアノードに例えば＋５■の直流電圧Ｖｃｃが印加され
ているので、昇圧回路５の各コンデンサＣ１ないしＣ７
は充電状態となり、次いで、ノアゲー１−Ｎ０ＲＩない
しＮ０Ｒ７の出力端子が例えば＋５■の■４レベルのと
き各コンデンサＣＩないしＣ７は放電状態となる。すべ
てのノアゲー１−Ｎ０ＲＩないしＮ　ＯＲ７の第２の入
力端子にＬレベルの制御信号が入力されているとき、ず
ぺてのノアケートＮ０ＲＩないしＮ０Ｒ７がイネーブル
され、クロック信号発生回路６から出力されるクロック
信号φがコンデンサＣ，，Ｃ３，Ｃ，，及びＣ７の各一
端に入力され、一方、反転クロック信号φがコンデンサ
Ｃ，，Ｃ４及びＣ８の各一端に入力される。

従って、コンデンサＣ２ないしＣ７は充電状態となるコ
ンデンサと放電状態となるコンデンサが互い違いに順に
並置されているので、上記クロック信号φ及び反転クロ
ック信号φをくり返し周期的に印加することにより、ダ
イオードＤ１のアノードに印加された例えば＋５■であ
る直流電圧Ｖｃｃを所定の電圧ｖｐｐに昇圧させること
ができる。

また、一部の制御信号をＨレベルとすることにより、Ｈ
レベルの制御信号が印加されたノアゲートがディスエー
ブルされ、ディスエーブルされたノアゲートに接続され
るコンデンサには常時アース電位が印加され、このコン
デンサは充電動作のみしか行なわないので上記放電動作
による昇圧動作を行わない。従って、昇圧回路５の昇圧
出力電圧ｖｐｐを制御信号Ｓ、ないしＳ７によって制御
することができる。

制御電圧発生回路８は、ＣＰＵからの命令信号に応答し
て、所定のゲート電圧Ｖｇｓを選択用ＭＯ９ＦＥＴ　　
Ｑｏのゲートに出力するとともに、例えば＋５Ｖのドレ
イン電圧Ｖｄをプルアップ抵抗Ｒ及びスイッチ１０のａ
側を介して選択用ＭＯ８ＦＥＴ　　Ｑｏのドレインに出
力する。電圧検出回路９は選択用ＭＯＳＦＥＴ　　Ｑｏ
のドレイン電圧を検出し、該検出電圧をＣＰＵ２１こ出
力する。

第１図の本発明のプログラム回路１を用いて実現するＦ
ＡＭＯＳＦＥＴ　　Ｍｏのゲート電圧Ｖｇ対ソース・ド
レイン電流Ｉｄｓ特性は、従来例と同様に第２図に示さ
れ、第２図において、１１及び１２はそれぞれ従来例の
特性と同様のＲＡＭＯＳ　ＦＥＴ　　Ｍｏの未プログラ
ム時及びプログラム時の特性である。

第１表は本発明のＦＡＭＯＳＦＥＴのデータ読み出し回
路に用いられるＦＡＭＯＳＦＥＴ　　Ｍ。

の好ましい仕様しめす表である。

以上のように構成されたデータ読み出し回路における最
適なデータ読み出し電圧の決定及びデータ読み出しの動
作について詳細に説明する。なお、ここでＦＡＭＯＳＦ
ＥＴ　　Ｍｏは第２図の特性１２にプログラムされず、
特性１２を有しているものとする。

まず、ＣＰＵ２はスイッチｌＯをａ側に切り換えるとと
もに、ゲート電圧印加命令信号を制御電圧発生回路８に
対して出力し、これに応答して制御電圧発生回路８は例
えば＋５■のゲート電圧■ｇｓをＭＯＳＦＥＴ　　Ｑｏ
のゲートに出力してＭＯＳＦＥＴ　　Ｑｏをオンとする
。次いで、ＣＰＵ２は制御信号Ｓ１ないしＳ７のうち所
定の第１のデータ読み出し電圧に対応した制御信号をＬ
レベルとする命令信号を制御信号発生回路７に対して出
力し、これに応答して制御信号発生回路７は、制御信号
Ｓ１ないしＳ７のうち上記指定された制御信号をＬレベ
ルにして出力し、Ｌレベルの制御信号が入力されたノア
ゲートＮ０Ｒ１ないしＮ０Ｒ７がイネーブルされる。こ
の制御信号Ｓ、ないしＳ、のうち所定数をＬレベルとす
ることにより、上述のように、昇圧回路５から出力され
る昇圧出力電圧ｖｐｐを制御する。ここで、昇圧出力電
圧ＶｐＩ）は上記所定の第１のデータ読み出し電圧であ
る。

次いで、ＣＰＵ２は動作電圧出力指示信号を制御電圧発
生回路８に出力し、これに応答して制御電圧発生回路８
は所定の動作電圧■０を抵抗Ｒ及びスイッチＩＯのａ側
を介してＭＯＳＦＥＴ　　’Ｑ。

のドレインに出力する。このとき、上記第１のデータ読
み出し電圧である昇圧出力電圧ｖｐｐがＦＡＭＯＳＦＥ
Ｔ　　Ｍｏのゲートに印加されているので、制御電圧発
生回路８から抵抗Ｒ１スイッチ１０のａ側、ＭＯＳＦＥ
Ｔ　　（：ｌｏのドレイン及びソース、及びＭＯＳＦＥ
Ｔ　　Ｍｏのドレイン及びソースを介してアースに動作
電流ＩＯが流れる。ここで、電圧検出回路９はＦＡＭＯ
ＳＦＥＴ　　Ｍｏのドレインの電圧を検出し、その検出
値からＦＡＭＯＳＦＥＴ　　Ｍｏのソース・ドレイン間
の電流値１ｏを演算し、該電流値１ｏの情報をＣＰＵ２
に出力する。これに応答してＣＰＵ２は入力された該電
流値Ｔｏが、第２図の特性１１における所定の電流値１
　ｓｄｏであるかどうか判断する。

次いで、上記入力された電流値ｔｏが所定の電流値１　
ｓｄｏである場合、ＣＰＵ２は上記Ｆ’　ＡＭＯ９ＦＥ
Ｔ　　Ｍｏのゲート電極に印加する電圧ＶＰＰを所定の
電圧値だけ低下させて、上述のＦ　ＡＭＯ９ＦＥＴ　　
Ｍｏのドレイン・ソース間の電流値を測定する動作を繰
り返す。一方、上記入力されたＭ流値１ｏが所定の電流
値１　ｓｄｏ未満である場合、ＣＰＵ２は上記ＦＡＭＯ
９ＦＥＴ　　Ｍｏのゲート電極に印加する電圧ｖｐｐを
所定の電圧値だけ上昇させて、上述のＦＡＭＯＳＦＥＴ
　　Ｍｏのドルイン・ソース間の電流値を測定する動作
を繰り返す。

上記繰り返し動作をＣＰＵ２が行うことによって、第２
図において、ゲート電圧ＶｇをｏＶから上昇させて始め
て所定のソース・ドルイン間電流Ｉ　ｓｄｔが流れるゲ
ート電圧Ｖｇｏを求める。このゲート電圧Ｖｇｏは、Ｆ
ＡＭＯＳＦＥＴ　　Ｍｏのフローティングゲートに蓄積
された電荷が放電することなく該Ｆ　ＡＭＯＳ　Ｆ　Ｅ
Ｔ　　Ｍｏに記憶されたデータを読み出すことができる
最適なデータ読み出しゲート電圧Ｖｇｏである。

この最適なデータ読み出しゲート電圧Ｖｇｏが得られた
とき、ＣＰＵ２は該最適なデータ読み出しゲート電圧Ｖ
ｇｏの情報をＲＡＭ４に記憶し、以後ＦΔＭＯ３ＦＥＴ
　　Ｍｏからデータを読み出す際、上記記憶された最適
なデータ読み出しゲート電圧Ｖｇｏを用いる。これによ
って、ＦΔＭＯ９ＦＥＴＭｏのフローティングゲートか
ら従来例のように電荷が放電することはなく、また、製
造されたＦＡＭＯＳＦＥＴ　　Ｍｏ毎に上述の方法によ
り最適なデータ読み出しゲート？ｌｆ圧Ｖｇｏを得るこ
とができ、これによって異なる製造プロセスによる各Ｆ
ΔＭ　ＯＳ　Ｆ　Ｅ　Ｔの第２図の特性のバラツキを補
正して正確にデータの読み出しを行うことができる。

なお、ＦＡＭＯＳＦＥＴ　　Ｍｏに対するプログラム又
は消去動作によって、Ｆ’ＡＭＯ９ＦＥＴＭｏのフロー
ティングゲートに蓄積される電荷ｍが変化し、これによ
って最適なデータ読み出しゲート電圧が変化するので、
例えば１０００回〜２０００回のプログラム及び消去動
作毎に、上記ＲＡＭ４に記憶されたデータ読み出しゲー
ト電圧を見直し改めてＲＡＭ４に記憶する必要がある。

第３図は第１図のプログラム回路１が同一半導体基板上
に形成された複数のメモリセルに適用する場合の実施例
を示すブロック図である。

第３図において、Ｆ　ＡＭ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｍｏ
、Ｍ　＋　。

Ｍ、、Ｍ３．Ｍ、及びＭ５がそれぞれ従来例と同様に選
択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑ　Ｏ，Ｑ　Ｉ、　Ｑ　
２　、　Ｑ　３．　Ｑ　４及びＱ。

と接続され、ＦＡＭＯＳＦＥＴ　　ＭｏないしＭ、の各
ゲートはスイッチ１１を介してプログラム回路１の昇圧
出力端子に接続される。また、選択用ＭＯ３ＦＥＴ　　
ＱｏないしＱ、の各ゲートはプログラム回路１の制御電
圧発生回路８に接続され、制御電圧発生回路８は制御電
圧Ｖｇｓ、ないしＶｇｓ、のうち１つの電圧を例えば＋
５ＶのＩ（レベルの電圧とすることによって、選択用Ｍ
Ｏ９ＦＥＴ　　ＱｏないしＱＳのうちの１個のＭＯＳＦ
ＥＴをオンとし、動作させるＦＡＭＯＳＦＥＴを選択す
ることができる。さらに、選択用ＭＯ９ＦＥＴ　　Ｑｏ
ないしＱ５のドレインはともに接続されてプログラム回
路ｌのスイッチｌＯの共通側に接続される。

以上のように構成されたプログラム回路ｌとメモリセル
において、ＰＡＭＯＳＦＥＴ　　ＭｏないしＭ、が同一
半導体基板上に形成され同一のプロセスで製造されてい
るので、上述の特性ＩＩのときの上述の最適なデータ読
み出し電圧は、スイッチＩＩをＦＡＭＯＳＦＥＴ　　Ｍ
ｏ側に切り換えて、ＦＡＭＯＳＦＥＴ　　Ｍｏのみにつ
いて求めれば必要十分であり、該ＦＡＭＯ３ＦＥＴ　　
Ｍｏで決定された最適なデータ読み出し電圧を、他のＦ
ＡＭＯＳＦＥＴ　　ＭｌないしＭ、に適用することがで
きる。

なお、第３図におけるＦＡＭＯＳＦＥＴ　　Ｍ。

を上記最適なデータ読み出しゲート電圧を求めるための
専用ＦＡＭＯ３ＦＥＴ　　Ｍｏとして用い、池のＦＡＭ
ＯＳＦＥＴ　　Ｍ、ないしＭ５を実際ノテータの記憶動
作に用いるようにしてもよい。また、第、３図の構成の
回路を１チツプの集積回路に形成するようにしてらよい
し、また、プログラム回路１内における上述の最適なデ
ータ読み出しゲート電圧を求める機能のみを別のｌデツ
プの集積回路で構成し、必要に応じて上記最適なデータ
読み出しゲート電圧を求めて該設定値をＲＡＭ４に書き
込むようにしてもよい。

以上の実施例において、メモリセルのメモリ用ＦＥＴと
してＰ型半導体基板に形成されたＮヂャンネルＦＡＭＯ
８ＦＩεＴ　　Ｍｏを用いているが、これに限らず、Ｎ
型半導体基板に形成された■〕ヂャ／ネル［？Δ１ν１
０８Ｆ＋ε′Ｆを用いてもよい。この場合、第１図にお
けるＦＡＭＯＳＦＥＴ　　Ｍｏのソース電極及びドレイ
ン電極を入れ換える必要がある。

また、以上の実施例において、ＦＡＭＯＳＦＥＴのゲー
ト電極及びドレイン電極に印加する高電圧を、クロック
発生回路及びノアゲートＮｏｒ（１ないしＮ０Ｒ７を備
えた昇圧回路５により発生させているが、これに限らず
、任意の可変電圧発生回路を用いてもよい。

以上の実施例において、本発明のプログラム回路１でプ
ログラムする不揮発性メモリとしてＦＡＭＯＳＦＥＴを
用いているが、これに限らず、ＭＮＯＳ型等の他種のＥ
ＥＰＲＯＭ又はＥＰＲＯＭを用いてもよい。

以上説明したように、本発明のデータ読み出し回路ｌを
用いることにより、ＥＥＰＲ９ＭのＭＯＳＦＥＴにおい
て、フローティングゲートから電荷を放電することがな
い最適なデータ読み出しゲート電圧を決定し、決定され
たゲート電圧を記憶し、該記憶されたゲート電圧をデー
タ読み出しの除用いるようにしたので、フローティング
ゲートに蓄積された電荷が放電することなくデータを正
確に読み出すことができる。また、製造されたＦＡＭＯ
ＳＦＥＴ　　Ｍｏ毎に上述の方法により最適なデータ読
み出しゲート電圧Ｖｇｏを得ることができ、これによっ
て異なる製造プロセスによる各ＦＡＭｏＳＦＥＴの第２
図の特性のバラツキを補正して正確にデータの読み出し
を行うことができる。

第工表 ［発明の効果］ 以上詳述したように本発明によれば、常時オフ状態にプ
ログラムされた不揮発性メモリのフローティングゲ−１
・に蓄積された電荷が放電しないような予め決定された
データ読み出しゲート電圧を記憶する記憶手段と、上記
記憶手段に記憶された上記データ読み出しゲート電圧を
上記不揮発性メモリのゲート電極に印加して上記不揮発
性メモリに記憶されたデータを読み出すように制御する
制御手段を備えたので、フローティングゲートに蓄積さ
れた電荷が放電することなくデータを正確に読み出すこ
とができる。また、製造された不揮発性メモリのメモリ
セル毎に上述の方法により最適なデータ読み出しゲート
電圧を得ることができ、これによって異なる製造プロセ
スによる各メモリセルの第２図の特性のバラツキを補正
して正確にデータの読み出しを行うことができる。

さらに、これによって従来例のように不揮発性メモリの
製造方法が複雑になることを防止することができるとい
う利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＦ　ＡＭＯＳ　ＦＥＴ
のメモリセルのデータ読み出し回路のブロック図、 第２図は従来例及び本発明で用いられるＦＡＭＯＳＦＥ
Ｔのゲート電圧対ソース・ドレイン間電流特性を示す図
、 第３図は第り図のデータ読み出し回路を複数のメモリセ
ルに適用しノー場合の実施例を示すブロック図、 第４図は従来例のメモリセルの回路図である。 ■・・・データ読み出し回路、 ２・・・中央演算処理装置（ｃ　ｐ　Ｕ）、３・・・読
み出し専用メモリ（ＲＯＭ）、４・・・ランダムアクセ
スメモリ（ＲＡＭ）、５・・・昇圧回路、 ６・・・クロック発生回路、 ７・・・制御信号発生回路、 ８・・・制御電圧発生回路、 ９・・・電圧検出回路、 ＭＯ・・・フローティングゲート型ＭＯ９電界効果トラ
ンジスタ（ＦＡＭＯＳＦ”ＥＴ）、Ｑｏ・・・選択用Ｍ
ＯＳ電界効果トランジスタ（選択用ＭＯ８ＦＥＴ）。

Claims (2)

【特許請求の範囲】
1. （１）所定のデータ読み出しゲート電圧に対してオン状
   態とオフ状態を有する不揮発性メモリのデータ読み出し
   回路装置において、 常時オフ状態にプログラムされた上記不揮発性メモリの
   フローティングゲートに蓄積された電荷が放電しないよ
   うな予め決定されたデータ読み出しゲート電圧を記憶す
   る記憶手段と、 上記記憶手段に記憶された上記データ読み出しゲート電
   圧を上記不揮発性メモリのゲート電極に印加して上記不
   揮発性メモリに記憶されたデータを読み出すように制御
   する制御手段を備えたことを特徴とする不揮発性メモリ
   のデータ読み出し回路装置。
2. （２）所定のデータ読み出しゲート電圧に対してオン状
   態とオフ状態を有する不揮発性メモリのデータ読み出し
   回路装置において、 上記不揮発性メモリのゲート電極に所定のゲート電圧を
   印加して上記不揮発性メモリの動作電流を検出する電流
   検出手段と、 上記不揮発性メモリのゲート電極に印加される上記ゲー
   ト電圧を変化し上記電流検出手段によって検出される各
   電流値から、常時プログラムされた上記不揮発性メモリ
   のフローティングゲートに蓄積された電荷が放電しない
   ようなデータ読み出し電圧を決定する読み出し電圧決定
   手段と、上記読み出し電圧決定手段によって決定された
   データ読み出しゲート電圧を記憶する記憶手段と、上記
   記憶手段に記憶された上記データ読み出しゲート電圧を
   上記不揮発性メモリのゲート電極に印加して上記不揮発
   性メモリに記憶されたデータを読み出すように制御する
   制御手段を備えたことを特徴とする不揮発性メモリのデ
   ータ読み出し回路装置。