JPH01174138A - タイミング再生回路 - Google Patents
タイミング再生回路Info
- Publication number
- JPH01174138A JPH01174138A JP62333747A JP33374787A JPH01174138A JP H01174138 A JPH01174138 A JP H01174138A JP 62333747 A JP62333747 A JP 62333747A JP 33374787 A JP33374787 A JP 33374787A JP H01174138 A JPH01174138 A JP H01174138A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- nrz
- oscillator
- change point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、デジタル通信等で用いられるＮＲＺ信号の
タイミングクロックを再生するタイミング再生回路に関
する。
タイミングクロックを再生するタイミング再生回路に関
する。
〈従来の技術〉
従来、この種のタイミング再生回路としては第７図に示
すようなものがある。このタイミング再生回路は、エツ
ジ検出回路７１と、タイミングタンク７２とリミタ７３
とフェーズロックドループ（ＰＬＬ）７４から構成され
ている。
すようなものがある。このタイミング再生回路は、エツ
ジ検出回路７１と、タイミングタンク７２とリミタ７３
とフェーズロックドループ（ＰＬＬ）７４から構成され
ている。
上記エツジ検出回路７１は第８図（ａ）に示すＮＲＺ信
号ＳＩが入力されると、このＮＲＺ信号信号炉符号変化
点を検出し、第８図（ｂ）に示すような上記符号変化点
に応答した信号Ｓ、をタイミングタンク７２に入力する
。タイミングタンク７２は中心周波数が上記ＮＲＺ信号
ＳＩのビット速度に等しい共振回路であって、上記信号
Ｓ、に応答する一方、減衰振動し、第８図（ｃ）に示す
ような信号Ｓｌｌをリミタ７３に出力する。この減衰振
動により上記ＮＲＺ信号Ｓ、中で符号変化点のない部分
のクロックを補うことができる。上記リミタ７３は上記
信号Ｓ、を波形整形して第８図（ｄ）に示す信号Ｓ、を
ＰＬＬ７４に出力する。ＰＬＬ７４はこの信号Ｓ、をジ
ッター抑圧し、第８図（ｅ）に示すタイミングクロック
Ｓ４を出力する。このようにしてＮＲＺ信号Ｓ１のタイ
ミングクロックを上記タイミングクロックＳ４として再
生することができる。
号ＳＩが入力されると、このＮＲＺ信号信号炉符号変化
点を検出し、第８図（ｂ）に示すような上記符号変化点
に応答した信号Ｓ、をタイミングタンク７２に入力する
。タイミングタンク７２は中心周波数が上記ＮＲＺ信号
ＳＩのビット速度に等しい共振回路であって、上記信号
Ｓ、に応答する一方、減衰振動し、第８図（ｃ）に示す
ような信号Ｓｌｌをリミタ７３に出力する。この減衰振
動により上記ＮＲＺ信号Ｓ、中で符号変化点のない部分
のクロックを補うことができる。上記リミタ７３は上記
信号Ｓ、を波形整形して第８図（ｄ）に示す信号Ｓ、を
ＰＬＬ７４に出力する。ＰＬＬ７４はこの信号Ｓ、をジ
ッター抑圧し、第８図（ｅ）に示すタイミングクロック
Ｓ４を出力する。このようにしてＮＲＺ信号Ｓ１のタイ
ミングクロックを上記タイミングクロックＳ４として再
生することができる。
〈発明が解決しようとする問題点〉
ところで、無線によるデータ通信で民間に開放されてい
る周波数帯においては、電波有効利用の観点から送信ス
ペクトルの狭帯域化が進んでおり、１秒間に数百ビット
から数十キロビットの速度でディジタルデータ通信が行
われている。このように、低速のビット速度になると、
Ｑの高いタイミングタンクを得ることが難しい。その理
由としては、次の２点が挙げられる。
る周波数帯においては、電波有効利用の観点から送信ス
ペクトルの狭帯域化が進んでおり、１秒間に数百ビット
から数十キロビットの速度でディジタルデータ通信が行
われている。このように、低速のビット速度になると、
Ｑの高いタイミングタンクを得ることが難しい。その理
由としては、次の２点が挙げられる。
■ 受動素子で構成する場合、インダクタンス、キャパ
シタンス共に大きな値となり、素子の形状が大きくなる
。また、素子のＱが高くとれない。
シタンス共に大きな値となり、素子の形状が大きくなる
。また、素子のＱが高くとれない。
■ 能動素子で構成する場合、タイミングタンクはバン
ドパスフィルタ（ＢＰＦ）と等価であり、アクティブＢ
ＰＦは高いＱを得ようとすると発振し易い。
ドパスフィルタ（ＢＰＦ）と等価であり、アクティブＢ
ＰＦは高いＱを得ようとすると発振し易い。
従って、タイミングタンクを用いた上記従来のタイミン
グ再生回路は、低速のデータ伝送に使用された場合に高
いＱが得られないという問題がある。
グ再生回路は、低速のデータ伝送に使用された場合に高
いＱが得られないという問題がある。
そこで、この発明の目的は、タイミングタンクを用いる
ことなくＮＲＺ信号のタイミングクロックを再生でき、
低速のデータ伝送に用いることができるタイミング再生
回路を提供することにある。
ことなくＮＲＺ信号のタイミングクロックを再生でき、
低速のデータ伝送に用いることができるタイミング再生
回路を提供することにある。
〈問題点を解決するための手段〉
上記目的を達成するため、この発明のタイミング再生回
路は、ＮＲＺ信号の符号変化点を検出し、上記符号変化
点に応答した信号を出力するエツジ検出回路と、自走発
振周波数が上記ＮＲＺ信号のビット速度に等しく、ある
いは略等しく設定され、上記エツジ検出回路に出力信号
に同期して発振する外部同期発振器と、上記外部同期発
振器の出力信号に位相同期して、上記ＮＲＺ信号のタイ
ミングクロックを再生するＰＬＬとを備えたことを特徴
としている。
路は、ＮＲＺ信号の符号変化点を検出し、上記符号変化
点に応答した信号を出力するエツジ検出回路と、自走発
振周波数が上記ＮＲＺ信号のビット速度に等しく、ある
いは略等しく設定され、上記エツジ検出回路に出力信号
に同期して発振する外部同期発振器と、上記外部同期発
振器の出力信号に位相同期して、上記ＮＲＺ信号のタイ
ミングクロックを再生するＰＬＬとを備えたことを特徴
としている。
く作用〉
ＮＲＺ信号の符号変化点をエツジ検出回路が検出して上
記符号変化点に応答した信号を出力し、自走発振周波数
が上記ＮＲＺ信号のビット速度に等しく、あるいは略等
しく設定された外部同期発振器が上記エツジ検出回路の
出力信号に同期して発振し、ＰＬＬが上記外部同期発振
器の出力信号に位相同期して上記ＮＲＺ信号のタイミン
グクロックを再生する。したがって、タイミングタンク
を“用いることなくＮＲＺ信号のタイミングクロックを
再生することができる。
記符号変化点に応答した信号を出力し、自走発振周波数
が上記ＮＲＺ信号のビット速度に等しく、あるいは略等
しく設定された外部同期発振器が上記エツジ検出回路の
出力信号に同期して発振し、ＰＬＬが上記外部同期発振
器の出力信号に位相同期して上記ＮＲＺ信号のタイミン
グクロックを再生する。したがって、タイミングタンク
を“用いることなくＮＲＺ信号のタイミングクロックを
再生することができる。
〈実施例〉
以下、この発明の図示の実施例により詳細に説明する。
第１実施例
本実施例の回路構成を第１図に示し、その動作波形を第
２図に示す。
２図に示す。
第１図において、■はエツジ検出回路、２は外部同期発
振器、３はＰＬＬである。
振器、３はＰＬＬである。
上記エツジ検出回路１は、第２図（ａ）に示す少しジッ
ターのあるＮＲＺ信号信号炉入力されると、このＮＲＺ
信号Ｓ１の符号変化点を検出し、その符号変化点に応答
した信号Ｓ、を外部同期発振器２の外部同期信号端子に
入力する。この信号Ｓ。
ターのあるＮＲＺ信号信号炉入力されると、このＮＲＺ
信号Ｓ１の符号変化点を検出し、その符号変化点に応答
した信号Ｓ、を外部同期発振器２の外部同期信号端子に
入力する。この信号Ｓ。
は第２図（ｂ）に示すようにＮＲＺ信号信号炉符号変化
時にインパルスを対応させた信号となっているが、パル
ス幅は上記外部同期発振器２の動作に支障がない程度に
広くてもよい。
時にインパルスを対応させた信号となっているが、パル
ス幅は上記外部同期発振器２の動作に支障がない程度に
広くてもよい。
上記外部同期発振器２は、上記信号Ｓ、に同期して発振
し、第２図（Ｃ）に示す信号Ｓ３をＰＬＬ３の位相同期
入力端子に印加する。この信号Ｓ、の発振周期Ｔは上記
ＮＲＺ信号Ｓ１のビット間隔に等しいか、あるいは略等
しくなっている。従って、ＮＲＺ信号Ｓ１に変化点のあ
る時は、そのタイミングのパルスを発生するが、変化点
がない場合でも上記信号Ｓ３がクロックを供給する。こ
のため、従来例におけるタイミングタンク７２と同じ効
果がある。
し、第２図（Ｃ）に示す信号Ｓ３をＰＬＬ３の位相同期
入力端子に印加する。この信号Ｓ、の発振周期Ｔは上記
ＮＲＺ信号Ｓ１のビット間隔に等しいか、あるいは略等
しくなっている。従って、ＮＲＺ信号Ｓ１に変化点のあ
る時は、そのタイミングのパルスを発生するが、変化点
がない場合でも上記信号Ｓ３がクロックを供給する。こ
のため、従来例におけるタイミングタンク７２と同じ効
果がある。
上記信号Ｓ、は上記ＮＲＺ信号Ｓ、にジッターがある場
合、ジッターを持つことになるが、上記ＰＬＬ３は雑音
帯域が小さく設定されており、また、位相同期の応答が
遅くなっていて、上記信号Ｓ３のジッターを吸収して第
２図（ｄ）に示す粗密のないタイミングクロックＳ４を
出力する。
合、ジッターを持つことになるが、上記ＰＬＬ３は雑音
帯域が小さく設定されており、また、位相同期の応答が
遅くなっていて、上記信号Ｓ３のジッターを吸収して第
２図（ｄ）に示す粗密のないタイミングクロックＳ４を
出力する。
このように、比較的簡単な回路でタイミングクロックの
再生が行え、低速のデータ伝送に用いた場合、従来のタ
イミングタンクを用いたタイミング再生回路に比べて小
型、安価にすることができる。
再生が行え、低速のデータ伝送に用いた場合、従来のタ
イミングタンクを用いたタイミング再生回路に比べて小
型、安価にすることができる。
第２実施例
本実施例の回路構成を第３図に示し、その動作波形を第
４図に示す。
４図に示す。
本実施例においては、第１の実施例における外部同期発
振器２の代わりに外部同期分周器４と発振器５を用いて
おり、エツジ検出回路１およびＰＬＬ３は第１の実施例
のものと同じである。
振器２の代わりに外部同期分周器４と発振器５を用いて
おり、エツジ検出回路１およびＰＬＬ３は第１の実施例
のものと同じである。
上記発振器５は、第４図（ａ）に示すＮＲＺ信号Ｓ１の
ビット速度より高い周波数の信号であって第４図（Ｃ）
に示す信号Ｓ、を発振し、上記外部同期分周器４に出力
する。外部同期分周器４は、エツジ検出回路ｌからの出
力信号Ｓ、に同期して上記発振器５の出力信号Ｓｓの分
周を開始し、第４図（ｄ）に示すＮＲＺ信号のビット速
度に等しいか、あるいは略等しい周波数の信号Ｓ３をＰ
ＬＬ３に出力する。上記分周動作はエツジ検出回路ｌの
出力Ｓ２でリセットされるため、第１実施例における外
部同期発振器２と同等の動作となる。ＰＬＬ３は上記信
号Ｓ、をうけて第１実施例と同様タイミングクロックＳ
４を出力する。
ビット速度より高い周波数の信号であって第４図（Ｃ）
に示す信号Ｓ、を発振し、上記外部同期分周器４に出力
する。外部同期分周器４は、エツジ検出回路ｌからの出
力信号Ｓ、に同期して上記発振器５の出力信号Ｓｓの分
周を開始し、第４図（ｄ）に示すＮＲＺ信号のビット速
度に等しいか、あるいは略等しい周波数の信号Ｓ３をＰ
ＬＬ３に出力する。上記分周動作はエツジ検出回路ｌの
出力Ｓ２でリセットされるため、第１実施例における外
部同期発振器２と同等の動作となる。ＰＬＬ３は上記信
号Ｓ、をうけて第１実施例と同様タイミングクロックＳ
４を出力する。
このように、ＮＲＺ信号Ｓ１のビット速度より高い周波
数の信号Ｓ６を外部同期分周器４で分周するようにして
いるので、本実施例のタイミング再生回路が組み込まれ
る装置にマイクロコンピュータ等が併設されるような場
合には、そのマイクロコンピュータ用のクロック信号を
上記信号Ｓ。
数の信号Ｓ６を外部同期分周器４で分周するようにして
いるので、本実施例のタイミング再生回路が組み込まれ
る装置にマイクロコンピュータ等が併設されるような場
合には、そのマイクロコンピュータ用のクロック信号を
上記信号Ｓ。
として利用することができる。また、論理素子で構成で
きるのでＩＣ化が容易である。
きるのでＩＣ化が容易である。
第３実施例
本実施例の回路構成を第５図に示し、その動作波形を第
６図に示す。
６図に示す。
本実施例においては、第１実施例におけるエツジ検出回
路１と外部同期発振器２との間に禁止回路としてのアン
ドゲート９を設け、このアンドゲート９がＰＬＬ３’の
出力信号Ｓ７を用いてエツジ検出回路ｌの出力信号Ｓｔ
が外部同期発振器２に入力されるのを一定期間禁止する
ようにしている。
路１と外部同期発振器２との間に禁止回路としてのアン
ドゲート９を設け、このアンドゲート９がＰＬＬ３’の
出力信号Ｓ７を用いてエツジ検出回路ｌの出力信号Ｓｔ
が外部同期発振器２に入力されるのを一定期間禁止する
ようにしている。
この場合、ＰＬＬ３’はデユーティ５０％の矩形波を出
力し、その出力信号は第６図（ｆ）に示す信号Ｓ４とこ
の信号Ｓ４より９０°位相の進んだ上。
力し、その出力信号は第６図（ｆ）に示す信号Ｓ４とこ
の信号Ｓ４より９０°位相の進んだ上。
記信号Ｓ７から成る。
上記エツジ検出回路１の出力信号Ｓ、は、アンドゲート
９と上記信号Ｓ７とによって＋９０°を越える変化点信
号が過大ジッターとして禁止される。従って、外部同期
発振器２には、第６図（ｄ）に示す±９０°以内の変化
点成分Ｓ８しか入力されない。上記変化点成分Ｓ８をう
けて外部同期発振器２が第６図（ｅ）に示す信号Ｓ３を
出力し、この信号Ｓ、をうけてＰＬＬ３’がタイミング
クロックＳ４を出力する。
９と上記信号Ｓ７とによって＋９０°を越える変化点信
号が過大ジッターとして禁止される。従って、外部同期
発振器２には、第６図（ｄ）に示す±９０°以内の変化
点成分Ｓ８しか入力されない。上記変化点成分Ｓ８をう
けて外部同期発振器２が第６図（ｅ）に示す信号Ｓ３を
出力し、この信号Ｓ、をうけてＰＬＬ３’がタイミング
クロックＳ４を出力する。
上記実施例においては、＋９０°から次のビットの一９
０°までの期間を禁止期間としているが、禁止期間はこ
れに限定されるものではない。
０°までの期間を禁止期間としているが、禁止期間はこ
れに限定されるものではない。
このように、エツジ検出回路の出力信号が外部同期発振
器に入力されるのを一定期間禁止するようにしているの
で、過大なジッターによるＰＬＬの同期はずれを防止で
き、ジッター抑圧度の高いタイミングクロックが得られ
る。
器に入力されるのを一定期間禁止するようにしているの
で、過大なジッターによるＰＬＬの同期はずれを防止で
き、ジッター抑圧度の高いタイミングクロックが得られ
る。
〈発明の効果〉
以上より明らかなように、この発明のタイミング再生回
路は、ＮＲＺ信号の符号変化点を検出し、上記符号変化
点に応答した信号を出力するエツジ検出回路と、自走発
振周波数が上記ＮＲＺ信号のビット速度に等しく、ある
いは略等しく設定され、上記エツジ検出回路に出力信号
に同期して発振する外部同期発振器と、上記外部同期発
振器の出力信号に位相同期して、上記ＮＲＺ信号のタイ
ミングクロックを再生するＰＬＬとを備えているので、
タイミングタンクを用いることなくＮＲＺ信号のタイミ
ングクロックを再生でき、低速のデータ伝送に使用する
ことができると共に、小型、安価にすることができる。
路は、ＮＲＺ信号の符号変化点を検出し、上記符号変化
点に応答した信号を出力するエツジ検出回路と、自走発
振周波数が上記ＮＲＺ信号のビット速度に等しく、ある
いは略等しく設定され、上記エツジ検出回路に出力信号
に同期して発振する外部同期発振器と、上記外部同期発
振器の出力信号に位相同期して、上記ＮＲＺ信号のタイ
ミングクロックを再生するＰＬＬとを備えているので、
タイミングタンクを用いることなくＮＲＺ信号のタイミ
ングクロックを再生でき、低速のデータ伝送に使用する
ことができると共に、小型、安価にすることができる。
また、この発明のタイミング再生回路は、上記ＰＬＬの
出力信号を用いて上記エツジ検出回路の出力信号が上記
外部同期発振器に入力されるのを一定期間禁止する禁止
回路を備えることにより、過大なジッターによるＰＬＬ
の同期はずれを防止でき、ジッター抑圧度の高いタイミ
ングクロックを得ることができる。
出力信号を用いて上記エツジ検出回路の出力信号が上記
外部同期発振器に入力されるのを一定期間禁止する禁止
回路を備えることにより、過大なジッターによるＰＬＬ
の同期はずれを防止でき、ジッター抑圧度の高いタイミ
ングクロックを得ることができる。
【図面の簡単な説明】
第１図はこの発明の第１実施例の回路構成を示すブロッ
ク図、第２図は上記第１実施例におけるタイミングチャ
ート、第３図はこの発明の第２実施例の回路構成を示す
ブロック図、第４図は上記第２実施例におけるタイミン
グチャート、第５図はこの発明の第３実施例の回路構成
を示すブロック図、第６図は上記第３実施例におけるタ
イミングチャート、第７図は従来例の回路構成を示すブ
ロック図、第８図は上記従来例におけるタイミングチャ
ートである。 ｌ・・・エツジ検出回路、２・・・外部同期発振器、３
．３°・・・ＰＬＬ、４・・・外部同期分周器、５・・
・発振器、９・・・アンド回路。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 ほか２名第１図 第２図 ｃｄ）／−ｓ４ 第３図 第４図 （ｅ ）、−５４ 第５図 第６図 第７図 第８図
ク図、第２図は上記第１実施例におけるタイミングチャ
ート、第３図はこの発明の第２実施例の回路構成を示す
ブロック図、第４図は上記第２実施例におけるタイミン
グチャート、第５図はこの発明の第３実施例の回路構成
を示すブロック図、第６図は上記第３実施例におけるタ
イミングチャート、第７図は従来例の回路構成を示すブ
ロック図、第８図は上記従来例におけるタイミングチャ
ートである。 ｌ・・・エツジ検出回路、２・・・外部同期発振器、３
．３°・・・ＰＬＬ、４・・・外部同期分周器、５・・
・発振器、９・・・アンド回路。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 ほか２名第１図 第２図 ｃｄ）／−ｓ４ 第３図 第４図 （ｅ ）、−５４ 第５図 第６図 第７図 第８図
Claims (3)
- （１）ＮＲＺ信号の符号変化点を検出し、上記符号変化
点に応答した信号を出力するエッジ検出回路と、 自走発振周波数が上記ＮＲＺ信号のビット速度に等しく
、あるいは略等しく設定され、上記エッジ検出回路の出
力信号に同期して発振する外部同期発振器と、 上記外部同期発振器の出力信号に位相同期して、上記Ｎ
ＲＺ信号のタイミングクロックを再生するフェーズロッ
クドループとを備えたことを特徴とするタイミング再生
回路。 - （２）上記外部同期発振器は、上記ＮＲＺ信号のビット
速度より高い周波数で発振する発振器と、上記エッジ検
出回路の出力信号に同期して上記発振器の出力信号を分
周し、上記ＮＲＺ信号のビット速度と等しいか、あるい
は略等しい周波数の信号を出力する外部同期分周器とか
らなる特許請求の範囲第１項に記載のタイミング再生回
路。 - （３）上記フェーズロックドループの出力信号を用いて
上記エッジ検出回路の出力信号が上記外部同期発振器に
入力されるのを一定期間禁止する禁止回路を備えたこと
を特徴とする特許請求の範囲第１項または第２項に記載
のタイミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333747A JPH01174138A (ja) | 1987-12-28 | 1987-12-28 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333747A JPH01174138A (ja) | 1987-12-28 | 1987-12-28 | タイミング再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01174138A true JPH01174138A (ja) | 1989-07-10 |
Family
ID=18269506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333747A Pending JPH01174138A (ja) | 1987-12-28 | 1987-12-28 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01174138A (ja) |
-
1987
- 1987-12-28 JP JP62333747A patent/JPH01174138A/ja active Pending
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