JPH0265541A - タイミング再生回路 - Google Patents
タイミング再生回路Info
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- JPH0265541A JPH0265541A JP63217421A JP21742188A JPH0265541A JP H0265541 A JPH0265541 A JP H0265541A JP 63217421 A JP63217421 A JP 63217421A JP 21742188 A JP21742188 A JP 21742188A JP H0265541 A JPH0265541 A JP H0265541A
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- JP
- Japan
- Prior art keywords
- timing
- signal
- circuit
- edge
- output
- Prior art date
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、ディジタル通信等で用いられるＮＲＺ信号
のタイミングクロックを再生するタイミング再生回路に
関する。
のタイミングクロックを再生するタイミング再生回路に
関する。
〈従来の技術〉
従来、この種のタイミング再生回路としては第３図に示
すようなものがある。このタイミング再生回路は、エツ
ジ検出回路７Ｉとタイミングタンク７２とリミタ７３と
フェーズロックドループ（ＰＬＬ）７４から構成されて
いる。
すようなものがある。このタイミング再生回路は、エツ
ジ検出回路７Ｉとタイミングタンク７２とリミタ７３と
フェーズロックドループ（ＰＬＬ）７４から構成されて
いる。
上記エツジ検出回路７１は第４図（ａ）に示すＮＲＺ信
号Ｓ１が入力されると、このＮＲＺ信号Ｓ１の符号変化
点を検出し、第４図（ｂ）に示すような上記符号変化点
に応答した信号Ｓ２をタイミングタンク７２に入力する
。タイミングタンク７２は中心周波数が上記ＮＲＺ信号
Ｓｌのビット速度に等しい共振回路であって、上記信号
Ｓ２に応答する一方、減衰振動し、第４図（ｃ）に示す
ような信号Ｓ８をリミタ７３に出力する。この減衰振動
により上記ＮＲＺ信号Ｓｔ中で符号変化点のない部分の
クロックを補うことができる。上記リミタ７３は上記信
号Ｓ８を波形整形して第４図（ｄ）に示す信号Ｓ９をＰ
ＬＬ７４に出力する。ＰＬＬ７４はこの信号Ｓ９をジッ
ター抑圧し、第４図（ｅ）に示すタイミングクロックＳ
４を出力する。このようにしてＮＲＺ信号Ｓ１のタイミ
ングクロックＳ４を再生することができる。
号Ｓ１が入力されると、このＮＲＺ信号Ｓ１の符号変化
点を検出し、第４図（ｂ）に示すような上記符号変化点
に応答した信号Ｓ２をタイミングタンク７２に入力する
。タイミングタンク７２は中心周波数が上記ＮＲＺ信号
Ｓｌのビット速度に等しい共振回路であって、上記信号
Ｓ２に応答する一方、減衰振動し、第４図（ｃ）に示す
ような信号Ｓ８をリミタ７３に出力する。この減衰振動
により上記ＮＲＺ信号Ｓｔ中で符号変化点のない部分の
クロックを補うことができる。上記リミタ７３は上記信
号Ｓ８を波形整形して第４図（ｄ）に示す信号Ｓ９をＰ
ＬＬ７４に出力する。ＰＬＬ７４はこの信号Ｓ９をジッ
ター抑圧し、第４図（ｅ）に示すタイミングクロックＳ
４を出力する。このようにしてＮＲＺ信号Ｓ１のタイミ
ングクロックＳ４を再生することができる。
〈発明が解決しようとする課題〉
ところで、無線によるデータ通信で民間に開放されてい
る周波数帯においては、電波有効利用の観点から送信ス
ペクトル幅の狭帯域化が進んでおり、１秒間に数百ビッ
トから数十キロビットの速度でディジタルデータ通信が
行われている。このように、低速のビット速度になると
、Ｑの高いタイミングタンクを得ろことが難しい。その
理由としては、次の２点が挙げられる。
る周波数帯においては、電波有効利用の観点から送信ス
ペクトル幅の狭帯域化が進んでおり、１秒間に数百ビッ
トから数十キロビットの速度でディジタルデータ通信が
行われている。このように、低速のビット速度になると
、Ｑの高いタイミングタンクを得ろことが難しい。その
理由としては、次の２点が挙げられる。
■ 受動素子で構成する場合、インダクタンス、キャパ
シタンス共に大きな値となり、受動素子の形状が大きく
なる。また、受動素子のＱが高くとれない。
シタンス共に大きな値となり、受動素子の形状が大きく
なる。また、受動素子のＱが高くとれない。
■ 能動素子で構成する場合、タイミングタンクはバン
ドパスフィルタ（ＢＰＦ）と等価であり、アクティブＢ
ＰＦは高いＱを得ようとすると発振し易い。
ドパスフィルタ（ＢＰＦ）と等価であり、アクティブＢ
ＰＦは高いＱを得ようとすると発振し易い。
したがって、タイミングタンクを用いた上記従来のタイ
ミング再生回路は、低速のデータ伝送に使用された場合
に高いＱが得られないという問題がある。
ミング再生回路は、低速のデータ伝送に使用された場合
に高いＱが得られないという問題がある。
そこで、この発明の目的は、タイミングタンクを用いる
ことなくＮＲＺ信号のタイミングクロックを再゛生でき
、低速のデータ伝送に用いることができるタイミング再
生回路を提供することにある。
ことなくＮＲＺ信号のタイミングクロックを再゛生でき
、低速のデータ伝送に用いることができるタイミング再
生回路を提供することにある。
〈課題を解決するための手段〉
上記目的を達成するため、この発明のタイミング再生回
路は、発振周波数がＮＲＺ信号のビット速度のＮ倍に等
しく、あるいは略等しく設定された発振回路と、上記Ｎ
ＲＺ信号の符号変化点を検出し、上記符号変化点に応答
した信号を出力するエツジ検出回路と、上記発振回路の
出力信号が入力され、上記発振回路の発振周期のＮ倍の
周期を持ち、その発振周期に等しい位相差を持つＮ個の
異なるタイミング信号を発生するタイミング発生回路と
、上記Ｎ個のタイミング信号とエツジ検出回路からのエ
ツジ信号とが入力され、上記エツジ検出回路からのエツ
ジ信号をＮ個のタイミング信号と対応させて記憶し、そ
の動作を有限回数蓄積しておくエツジ記憶蓄積回路と、
上記エツジ記憶蓄積回路の出力信号に基づいて、上記タ
イミング信号の中からエツジ発生頻度の高いタイミング
を持つタイミング信号を判定するエツジ発生頻度判定回
路と、上記エツジ発生頻度判定回路の出力信号に基づき
、Ｎ個のタイミング信号の中から識別に適した位相を持
つタイミング信号を選択してタイミングクロックとして
出力するタイミング選択回路とを備えたことを特徴とし
ている。
路は、発振周波数がＮＲＺ信号のビット速度のＮ倍に等
しく、あるいは略等しく設定された発振回路と、上記Ｎ
ＲＺ信号の符号変化点を検出し、上記符号変化点に応答
した信号を出力するエツジ検出回路と、上記発振回路の
出力信号が入力され、上記発振回路の発振周期のＮ倍の
周期を持ち、その発振周期に等しい位相差を持つＮ個の
異なるタイミング信号を発生するタイミング発生回路と
、上記Ｎ個のタイミング信号とエツジ検出回路からのエ
ツジ信号とが入力され、上記エツジ検出回路からのエツ
ジ信号をＮ個のタイミング信号と対応させて記憶し、そ
の動作を有限回数蓄積しておくエツジ記憶蓄積回路と、
上記エツジ記憶蓄積回路の出力信号に基づいて、上記タ
イミング信号の中からエツジ発生頻度の高いタイミング
を持つタイミング信号を判定するエツジ発生頻度判定回
路と、上記エツジ発生頻度判定回路の出力信号に基づき
、Ｎ個のタイミング信号の中から識別に適した位相を持
つタイミング信号を選択してタイミングクロックとして
出力するタイミング選択回路とを備えたことを特徴とし
ている。
〈作用〉
発振回路はＮＲＺ信号のビット速度のＮ倍に等しいか略
等しい発振周波数の信号を出力する。エツジ検出回路は
ＮＲＺ信号の符号変化点を検出してエツジ信号を出力す
る。タイミング発生回路は、発振回路の出力を受けて、
その発振周期のＮ倍の周期を持ち、その発振周期に等し
い位相差を持つＮ個の異なるタイミング信号を発生する
。エツジ記憶蓄積回路は、上記Ｎ個のタイミング信号と
エツジ検出回路からのエツジ信号とを受けて、上記タイ
ミング信号とエツジ信号とが同期した状態を各々タイミ
ング信号毎に有限回数蓄積し、その蓄積した状態を表わ
す信号をエツジ発生頻度判定回路に出力し、エツジ発生
頻度判定回路はその信号に基づいて、エツジ発生頻度の
高いタイミングを持つタイミング信号を判定する。タイ
ミング選択回路は、エツジ発生頻度判定回路の出力を受
けて、Ｎ個のタイミング信号の中から識別に適した位相
を持つタイミング信号、すなわち、エツジ信号と同期す
る頻度の高いタイミング信号を選択して、タイミングク
ロックとして出力する。
等しい発振周波数の信号を出力する。エツジ検出回路は
ＮＲＺ信号の符号変化点を検出してエツジ信号を出力す
る。タイミング発生回路は、発振回路の出力を受けて、
その発振周期のＮ倍の周期を持ち、その発振周期に等し
い位相差を持つＮ個の異なるタイミング信号を発生する
。エツジ記憶蓄積回路は、上記Ｎ個のタイミング信号と
エツジ検出回路からのエツジ信号とを受けて、上記タイ
ミング信号とエツジ信号とが同期した状態を各々タイミ
ング信号毎に有限回数蓄積し、その蓄積した状態を表わ
す信号をエツジ発生頻度判定回路に出力し、エツジ発生
頻度判定回路はその信号に基づいて、エツジ発生頻度の
高いタイミングを持つタイミング信号を判定する。タイ
ミング選択回路は、エツジ発生頻度判定回路の出力を受
けて、Ｎ個のタイミング信号の中から識別に適した位相
を持つタイミング信号、すなわち、エツジ信号と同期す
る頻度の高いタイミング信号を選択して、タイミングク
ロックとして出力する。
〈実施例〉
以下、本発明の実施例を、第１図の回路構成図および第
２図のタイミングチャートを参照しながら説明する。
２図のタイミングチャートを参照しながら説明する。
エツジ検出回路１は、２つのＤフリップフロップ！−１
，１２および排他的論理和回路１−３から成り、ＮＲＺ
信号Ｓｔが人力されると、このＮ＋”（Ｚ信号Ｓ＋の符
号変化点を検出し、その符号変化点に応答したエツジ信
号Ｓ５を発振回路２の出力Ｓ２に同期して出力する。
，１２および排他的論理和回路１−３から成り、ＮＲＺ
信号Ｓｔが人力されると、このＮ＋”（Ｚ信号Ｓ＋の符
号変化点を検出し、その符号変化点に応答したエツジ信
号Ｓ５を発振回路２の出力Ｓ２に同期して出力する。
上記発振回路２の発振周期は上記ｔＪＲＺ信号Ｓｌのビ
ット間隔の１／８に等しいか、あるいは略等しくなって
いて、タイミング発生回路３では、この出力Ｓ２をカウ
ンタ３−１でカウントし、さらにこのカウント結果をデ
コーダ３−２でデコードすることにより、第２図に示す
ように、ビット間隔の１／８だけ位相のずれたタイミン
グ信号Ｓ６〜Ｓ＋３を出力する。
ット間隔の１／８に等しいか、あるいは略等しくなって
いて、タイミング発生回路３では、この出力Ｓ２をカウ
ンタ３−１でカウントし、さらにこのカウント結果をデ
コーダ３−２でデコードすることにより、第２図に示す
ように、ビット間隔の１／８だけ位相のずれたタイミン
グ信号Ｓ６〜Ｓ＋３を出力する。
エツジ記憶蓄積回路４はインバータ４−１とアンドゲー
ト４−２と８つのシフトレジスタ４−３〜４−１０から
成る。上記シフトレジスタ４−３〜４−ＩＯはシリアル
イン、パラレルアウトの双方向シフトレジスタで、それ
ぞれ８段の構成になっている。上記各シフトレジスタ４
−３〜４−１０の左シフト入力は“Ｈｏで、右シフト入
力は“Ｌ”になっている。そして、各シフトレジスタ４
−３〜４−ＩＯの左シフトあるいは右シフトの動作は、
それぞれ各タイミング信号８６〜ＳＩ３で制御し、タイ
ミング信号６６〜ＳＩ３が“Ｈ”のときは右シフト、“
し“のときは左シフトするようになっている。各シフト
レジスタ４−３〜４−ＩＯは、それぞれ右から５段目の
出力を信号Ｓ２２．Ｓ２１ 〜ＳＩ５として出力する。
ト４−２と８つのシフトレジスタ４−３〜４−１０から
成る。上記シフトレジスタ４−３〜４−ＩＯはシリアル
イン、パラレルアウトの双方向シフトレジスタで、それ
ぞれ８段の構成になっている。上記各シフトレジスタ４
−３〜４−１０の左シフト入力は“Ｈｏで、右シフト入
力は“Ｌ”になっている。そして、各シフトレジスタ４
−３〜４−ＩＯの左シフトあるいは右シフトの動作は、
それぞれ各タイミング信号８６〜ＳＩ３で制御し、タイ
ミング信号６６〜ＳＩ３が“Ｈ”のときは右シフト、“
し“のときは左シフトするようになっている。各シフト
レジスタ４−３〜４−ＩＯは、それぞれ右から５段目の
出力を信号Ｓ２２．Ｓ２１ 〜ＳＩ５として出力する。
シフトレジスタ４−３〜４−１Ｏのシフトタイミングを
表わすクロックＳ１４は、発振回路２の出力信号Ｓ２を
インバータ４−１で反転し、それとエツジ検出回路ｌか
らのエツジ信号Ｓ５との論理積をアンドゲート４−２に
よりとることで得られ、ＮＲＺ信号Ｓｌのエツジが検出
されたときだけ、信号Ｓ２の立ち下がりに同期してシフ
ト動作が行なわれる。第２図に示すように、ＮＲＺ信号
Ｓ＋の符号変化点に対応するエツジ信号Ｓ５は、タイミ
ング信号８６〜Ｓ１３のどれかとタイミングが必ず一致
するため、これに対応するシフトレジスタだけが左シフ
ト（ＳＬ）Ｌ、他のシフトレジスタは右シフト（ＳＲ）
する。
表わすクロックＳ１４は、発振回路２の出力信号Ｓ２を
インバータ４−１で反転し、それとエツジ検出回路ｌか
らのエツジ信号Ｓ５との論理積をアンドゲート４−２に
よりとることで得られ、ＮＲＺ信号Ｓｌのエツジが検出
されたときだけ、信号Ｓ２の立ち下がりに同期してシフ
ト動作が行なわれる。第２図に示すように、ＮＲＺ信号
Ｓ＋の符号変化点に対応するエツジ信号Ｓ５は、タイミ
ング信号８６〜Ｓ１３のどれかとタイミングが必ず一致
するため、これに対応するシフトレジスタだけが左シフ
ト（ＳＬ）Ｌ、他のシフトレジスタは右シフト（ＳＲ）
する。
すなわち、第２図に示すクロック５１４−１が出力され
る直前の時点で、シフトレジスタ４−６は右から４段目
までの出力は“Ｌ”で、右から５段目から８段目までの
出力力じＨｏで、外部に出力される右から５段目の出力
信号ＳＩ９は“Ｈｏであり、ソフトレジスタ４−７も右
から４段目までの出力はＬ“、右から５段目から８段目
までの出力が°Ｈ”で、外部に出力される右から５段目
の出力信号は“Ｈ”だとする。クロック５１４−１の立
ち上がりの時点でタイミング信号ＳＩＯのみ力じＬ″で
あるから、それを受けるシフトレジスタ４−６のみが左
シフトし、他のシフトレジスタ４−３．４４．４−５．
４−７．４−８．４−９．４−１０は右シフトをする。
る直前の時点で、シフトレジスタ４−６は右から４段目
までの出力は“Ｌ”で、右から５段目から８段目までの
出力力じＨｏで、外部に出力される右から５段目の出力
信号ＳＩ９は“Ｈｏであり、ソフトレジスタ４−７も右
から４段目までの出力はＬ“、右から５段目から８段目
までの出力が°Ｈ”で、外部に出力される右から５段目
の出力信号は“Ｈ”だとする。クロック５１４−１の立
ち上がりの時点でタイミング信号ＳＩＯのみ力じＬ″で
あるから、それを受けるシフトレジスタ４−６のみが左
シフトし、他のシフトレジスタ４−３．４４．４−５．
４−７．４−８．４−９．４−１０は右シフトをする。
したがって、シフトレジスタ４−６は右から５段目まで
の出力ｈ＜’Ｌ、″となって、５段目の出力すなわち出
力信号Ｓ＋９が“Ｌ″となり、一方、シフトレジスタ４
−７は右シフトして、右から３段目までは“Ｌ”となり
、５段目の出力である出力信号Ｓ１ｇはＨ“のままであ
る。次に、クロック５１４−２の立ち上がり時点で、タ
イミング信号Ｓ９のみが“Ｌ”であるから、それを受け
るシフトレジスタ４−７のみが左シフトを行ない、他は
右シフトを行なう。したがって、シフトレジスタ４−６
の右から４段目までが“Ｌ”となり、５段目の出力であ
る出力信号Ｓ＋９は“Ｈｏとなり、シフトレジスタ４−
７は右から４段目までが“Ｌ”となり、右から５段目の
出力である出力信号８１８はＨ′のままである。次に、
クロックＳ＋４３の立ち上がり時点で、タイミング信号
ｓ９が“Ｌ”となるから、それを受けるシフトレジスタ
４−７が左シフトし、右から５段目まで“Ｌ”となり、
出力信号Ｓ＋８は“Ｌ″となり、一方、シフトレジスタ
４−６は右ソフトするから、右から３段目までが“Ｌ″
となって、その出力信号ＳＩ９はＨ′のままである。こ
のように、クロックＳＩ４の立ち上がり時に、すなわち
エツジ信号Ｓ５の出力時に、どのタイミング信号Ｓ６〜
ＳＩ３が°Ｌ“になるかが各シフトレジスタ４−３〜４
−ＩＯに記憶蓄積され、エツジ信号Ｓ５に同期してＬ′
のタイミング信号Ｓ６〜Ｓ１３を受ける頻度の高いシフ
トレジスタ４−３〜４−１Ｏから“Ｌ”の信号が出力さ
れることになる。エツジ信号Ｓ５があるタイミング信号
に同期して規則的にかつ５回以上連続して検出される場
合は、発振回路２の発振周期がＮＲＺ信号Ｓ１のビット
間隔の１／８に等しいか、あるいは略等しくなっている
から、シフトレジスタ４−３〜４−１０の出力ＳＩ５〜
Ｓ２２は、どれか１つが“Ｌ″で、他は総て“Ｈ”にな
っている。しかし、発振回路２の発振周期がＮＲＺ信号
Ｓ１のビット間隔の１／８に等しくない場合や、ＮＲＺ
信号信号Ｓ群大なシック−を持ってエツジ信号がある程
度規則的に検出されない場合は、ＳＩ５〜Ｓ２２のずべ
てが°Ｈ″になったり、複数の“Ｌ′を生じたりする。
の出力ｈ＜’Ｌ、″となって、５段目の出力すなわち出
力信号Ｓ＋９が“Ｌ″となり、一方、シフトレジスタ４
−７は右シフトして、右から３段目までは“Ｌ”となり
、５段目の出力である出力信号Ｓ１ｇはＨ“のままであ
る。次に、クロック５１４−２の立ち上がり時点で、タ
イミング信号Ｓ９のみが“Ｌ”であるから、それを受け
るシフトレジスタ４−７のみが左シフトを行ない、他は
右シフトを行なう。したがって、シフトレジスタ４−６
の右から４段目までが“Ｌ”となり、５段目の出力であ
る出力信号Ｓ＋９は“Ｈｏとなり、シフトレジスタ４−
７は右から４段目までが“Ｌ”となり、右から５段目の
出力である出力信号８１８はＨ′のままである。次に、
クロックＳ＋４３の立ち上がり時点で、タイミング信号
ｓ９が“Ｌ”となるから、それを受けるシフトレジスタ
４−７が左シフトし、右から５段目まで“Ｌ”となり、
出力信号Ｓ＋８は“Ｌ″となり、一方、シフトレジスタ
４−６は右ソフトするから、右から３段目までが“Ｌ″
となって、その出力信号ＳＩ９はＨ′のままである。こ
のように、クロックＳＩ４の立ち上がり時に、すなわち
エツジ信号Ｓ５の出力時に、どのタイミング信号Ｓ６〜
ＳＩ３が°Ｌ“になるかが各シフトレジスタ４−３〜４
−ＩＯに記憶蓄積され、エツジ信号Ｓ５に同期してＬ′
のタイミング信号Ｓ６〜Ｓ１３を受ける頻度の高いシフ
トレジスタ４−３〜４−１Ｏから“Ｌ”の信号が出力さ
れることになる。エツジ信号Ｓ５があるタイミング信号
に同期して規則的にかつ５回以上連続して検出される場
合は、発振回路２の発振周期がＮＲＺ信号Ｓ１のビット
間隔の１／８に等しいか、あるいは略等しくなっている
から、シフトレジスタ４−３〜４−１０の出力ＳＩ５〜
Ｓ２２は、どれか１つが“Ｌ″で、他は総て“Ｈ”にな
っている。しかし、発振回路２の発振周期がＮＲＺ信号
Ｓ１のビット間隔の１／８に等しくない場合や、ＮＲＺ
信号信号Ｓ群大なシック−を持ってエツジ信号がある程
度規則的に検出されない場合は、ＳＩ５〜Ｓ２２のずべ
てが°Ｈ″になったり、複数の“Ｌ′を生じたりする。
一方、エツジ発生頻度判定回路５はエンコーダ５−１で
構成され、入力信号ＳＩ５〜Ｓ２２に対して“Ｌ”の位
置をバイナリ−コードに変換して信号Ｓ２３〜Ｓ２５と
して出力する。このエンコーダ５−１は、信号Ｓ１５〜
Ｓ２２の内、どれか１つが“Ｌ”のときだけＳ２３〜Ｓ
２５の値を信号Ｓ２に同期して更新し、他の場合は前の
状態を保持するようになっている。この構成により、エ
ツジの集中しているタイミングが、タイミング信号８６
〜Ｓ１３のどれに対応しているかが判定できる。
構成され、入力信号ＳＩ５〜Ｓ２２に対して“Ｌ”の位
置をバイナリ−コードに変換して信号Ｓ２３〜Ｓ２５と
して出力する。このエンコーダ５−１は、信号Ｓ１５〜
Ｓ２２の内、どれか１つが“Ｌ”のときだけＳ２３〜Ｓ
２５の値を信号Ｓ２に同期して更新し、他の場合は前の
状態を保持するようになっている。この構成により、エ
ツジの集中しているタイミングが、タイミング信号８６
〜Ｓ１３のどれに対応しているかが判定できる。
タイミング選択回路６は８チャンネルマルチプレクサ６
−１で構成され、タイミング信号Ｓ６〜Ｓ＋３の内、エ
ンコーダ５−１からの信号８２３〜Ｓ２５によって選択
された信号を反転して、信号Ｓ２６として出力する。こ
の際、エツジ検出タイミングに対して、ビット間隔の１
／２だけ位相のずれたタイミングを選択すると識別のと
きに便利である。
−１で構成され、タイミング信号Ｓ６〜Ｓ＋３の内、エ
ンコーダ５−１からの信号８２３〜Ｓ２５によって選択
された信号を反転して、信号Ｓ２６として出力する。こ
の際、エツジ検出タイミングに対して、ビット間隔の１
／２だけ位相のずれたタイミングを選択すると識別のと
きに便利である。
このように、このタイミング再生回路は、ＮＲＺ信号Ｓ
１の符号変化点が、タイミング発生回路３の出力Ｓ６〜
Ｓ１３のどれに対応するかを判定し、識別に適したタイ
ミングパルスＳ２６を出力する機能を持つ。内部タイミ
ングＳ６〜Ｓ＋３とＮＲＺ信号信号Ｓ群号変化点との比
較は符号変化点を検出するたびに行ない、符号変化点の
ないときは、それまでの状態を維持するため、タイミン
グタンクを用いることなくＮＲＺ信号のタイミングクロ
ックを再生でき、低速のデータ伝送に使用することがで
きると共に、論理素子で構成できるため、小形、安価に
することができる。
１の符号変化点が、タイミング発生回路３の出力Ｓ６〜
Ｓ１３のどれに対応するかを判定し、識別に適したタイ
ミングパルスＳ２６を出力する機能を持つ。内部タイミ
ングＳ６〜Ｓ＋３とＮＲＺ信号信号Ｓ群号変化点との比
較は符号変化点を検出するたびに行ない、符号変化点の
ないときは、それまでの状態を維持するため、タイミン
グタンクを用いることなくＮＲＺ信号のタイミングクロ
ックを再生でき、低速のデータ伝送に使用することがで
きると共に、論理素子で構成できるため、小形、安価に
することができる。
なお、本発明は上記実施例にのみ限定されるものではな
く、請求の範囲を逸脱しない限り種々の実施例態様が考
えられるのは勿論である。例えば、上記実施例ではエツ
ジ記憶蓄積回路４をシフトレジスタ４−３〜４−１０で
構成したが、代わりにアップダウンカンウタを用いてシ
フトレジスタの右ソフト、左シフトをカウンタのアップ
カウント、ダウンカウントに対応させてもよい。また、
エツジ発生頻度判定回路５をＣＰＵ、メモリ等で構成し
、タイミング信号Ｓ６〜Ｓ＋３で表わされるタイミング
の中に、エツジがどのように分布しているかをプログラ
ムによって統計的に処理し、それを表わす信号をマルチ
プレクサ６−１に出力させてもよい。この場合、分布の
平均で上記信号が決定できることに加え、分布の分散か
らＮＲＺ信号Ｓ＋のジッターの大きさが判るため回線の
優劣も判定できろ。さらに、本実施例では１ビツトの周
期の１／８をタイミングの基本単位としているが、１／
８ではなく、他の整数分の−に設定しても構わない。
く、請求の範囲を逸脱しない限り種々の実施例態様が考
えられるのは勿論である。例えば、上記実施例ではエツ
ジ記憶蓄積回路４をシフトレジスタ４−３〜４−１０で
構成したが、代わりにアップダウンカンウタを用いてシ
フトレジスタの右ソフト、左シフトをカウンタのアップ
カウント、ダウンカウントに対応させてもよい。また、
エツジ発生頻度判定回路５をＣＰＵ、メモリ等で構成し
、タイミング信号Ｓ６〜Ｓ＋３で表わされるタイミング
の中に、エツジがどのように分布しているかをプログラ
ムによって統計的に処理し、それを表わす信号をマルチ
プレクサ６−１に出力させてもよい。この場合、分布の
平均で上記信号が決定できることに加え、分布の分散か
らＮＲＺ信号Ｓ＋のジッターの大きさが判るため回線の
優劣も判定できろ。さらに、本実施例では１ビツトの周
期の１／８をタイミングの基本単位としているが、１／
８ではなく、他の整数分の−に設定しても構わない。
〈発明の効果〉
以上より明らかなように、本発明のタイミング再生回路
は、発振周波数がＮＲＺ信号のビット速度のＮ倍に等し
く、あるいは略等しく設定された発振回路と、上記ＮＲ
Ｚ信号の符号変化点を検出するエツジ検出回路と、上記
発振回路の発振周期のＮ倍の周期を持ち、その発振周期
に等しい位相差を持つＮ個の異なるタイミング信号を発
生するタイミング発生回路と、上記エツジ検出回路から
のエツジ信号をＮ個のタイミング信号と対応させて記憶
し、その動作を有限回数蓄積しておくエツジ記憶蓄積回
路と、上記エツジ記憶蓄積回路の出力信号に基づいて、
上記タイミング信号の中からエツジ発生頻度の高いタイ
ミングを持つタイミング信号を判定するエツジ発生頻度
判定回路と、上記エツジ発生頻度判定回路の出力信号に
基づき、Ｎ個のタイミング信号の中から識別に適した位
相を持つタイミング信号を選択してタイミングクロック
として出力するタイミング選択回路とを備えたものであ
る。
は、発振周波数がＮＲＺ信号のビット速度のＮ倍に等し
く、あるいは略等しく設定された発振回路と、上記ＮＲ
Ｚ信号の符号変化点を検出するエツジ検出回路と、上記
発振回路の発振周期のＮ倍の周期を持ち、その発振周期
に等しい位相差を持つＮ個の異なるタイミング信号を発
生するタイミング発生回路と、上記エツジ検出回路から
のエツジ信号をＮ個のタイミング信号と対応させて記憶
し、その動作を有限回数蓄積しておくエツジ記憶蓄積回
路と、上記エツジ記憶蓄積回路の出力信号に基づいて、
上記タイミング信号の中からエツジ発生頻度の高いタイ
ミングを持つタイミング信号を判定するエツジ発生頻度
判定回路と、上記エツジ発生頻度判定回路の出力信号に
基づき、Ｎ個のタイミング信号の中から識別に適した位
相を持つタイミング信号を選択してタイミングクロック
として出力するタイミング選択回路とを備えたものであ
る。
したがって、この発明のタイミング再生回路は、タイミ
ングタンクを用いることなくＮＲＺ信号のタイミングク
ロックを再生でき、低速のデータ伝送に使用することが
でき、さらに論理素子で構成できるため、小形、安価に
することができる。
ングタンクを用いることなくＮＲＺ信号のタイミングク
ロックを再生でき、低速のデータ伝送に使用することが
でき、さらに論理素子で構成できるため、小形、安価に
することができる。
第１図は本発明の実施例の回路構成を示すブロック図、
第２図は本発明の実施例の動作を示すタイミングチャー
ト、第３図は従来例の回路構成を示すブロック図、第４
図は従来例の動作を示すタイミングチャートである。 １・・・エツジ検出回路、 １−１．１−２・・・Ｄフリップフロップ、１−３・・
・排他的論理和回路、２・・・発振回路、３・・・タイ
ミング発生回路、３−１・・・カウンタ、３−２・・・
デコーダ、 ４・・・エツジ記憶蓄積回路、４−１・・
・インバータ、４−２・・・アンドゲート、４−３〜４
−１０・・・シフトレジスタ、５・・・エツジ発生頻度
判定回路、 ５−１・・・エンコーダ、６・・・タイミング選択回路
、６−１・・・８チヤンネルマルチプレクサ。
第２図は本発明の実施例の動作を示すタイミングチャー
ト、第３図は従来例の回路構成を示すブロック図、第４
図は従来例の動作を示すタイミングチャートである。 １・・・エツジ検出回路、 １−１．１−２・・・Ｄフリップフロップ、１−３・・
・排他的論理和回路、２・・・発振回路、３・・・タイ
ミング発生回路、３−１・・・カウンタ、３−２・・・
デコーダ、 ４・・・エツジ記憶蓄積回路、４−１・・
・インバータ、４−２・・・アンドゲート、４−３〜４
−１０・・・シフトレジスタ、５・・・エツジ発生頻度
判定回路、 ５−１・・・エンコーダ、６・・・タイミング選択回路
、６−１・・・８チヤンネルマルチプレクサ。
Claims (1)
- （１）発振周波数がＮＲＺ信号のビット速度のＮ倍に等
しく、あるいは略等しく設定された発振回路と、 上記ＮＲＺ信号の符号変化点を検出し、上記符号変化点
に応答したエッジ信号を出力するエッジ検出回路と、 上記発振回路の出力信号が入力され、上記発振回路の発
振周期のＮ倍の周期を持ち、その発振周期に等しい位相
差を持つＮ個の異なるタイミング信号を発生するタイミ
ング発生回路と、 上記Ｎ個のタイミング信号とエッジ検出回路からのエッ
ジ信号とが入力され、上記エッジ検出回路からのエッジ
信号をＮ個のタイミング信号と対応させて記憶し、その
動作を有限回数蓄積しておくエッジ記憶蓄積回路と、 上記エッジ記憶蓄積回路の出力信号に基づいて、上記タ
イミング信号の中からエッジ発生頻度の高いタイミング
を持つタイミング信号を判定するエッジ発生頻度判定回
路と、 上記エッジ発生頻度判定回路の出力信号に基づき、Ｎ個
のタイミング信号の中から識別に適した位相を持つタイ
ミング信号を選択してタイミングクロックとして出力す
るタイミング選択回路とを備えたことを特徴とするタイ
ミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217421A JPH088558B2 (ja) | 1988-08-31 | 1988-08-31 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217421A JPH088558B2 (ja) | 1988-08-31 | 1988-08-31 | タイミング再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265541A true JPH0265541A (ja) | 1990-03-06 |
| JPH088558B2 JPH088558B2 (ja) | 1996-01-29 |
Family
ID=16703948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217421A Expired - Lifetime JPH088558B2 (ja) | 1988-08-31 | 1988-08-31 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088558B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227325A (en) * | 1992-04-02 | 1993-07-13 | Micron Technology, Incl | Method of forming a capacitor |
| US7151812B2 (en) | 2002-05-10 | 2006-12-19 | Oki Electric Industry Co., Ltd. | Sample clock extracting circuit and baseband signal receiving circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139082A (ja) * | 1983-12-27 | 1985-07-23 | Nippon Tv Housoumou Kk | サンプリングクロツク再生回路 |
| JPS61127243A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | ビツト位相同期回路 |
-
1988
- 1988-08-31 JP JP63217421A patent/JPH088558B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139082A (ja) * | 1983-12-27 | 1985-07-23 | Nippon Tv Housoumou Kk | サンプリングクロツク再生回路 |
| JPS61127243A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | ビツト位相同期回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227325A (en) * | 1992-04-02 | 1993-07-13 | Micron Technology, Incl | Method of forming a capacitor |
| US7151812B2 (en) | 2002-05-10 | 2006-12-19 | Oki Electric Industry Co., Ltd. | Sample clock extracting circuit and baseband signal receiving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088558B2 (ja) | 1996-01-29 |
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