JPH01175343U - - Google Patents

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JPH01175343U
JPH01175343U JP7112588U JP7112588U JPH01175343U JP H01175343 U JPH01175343 U JP H01175343U JP 7112588 U JP7112588 U JP 7112588U JP 7112588 U JP7112588 U JP 7112588U JP H01175343 U JPH01175343 U JP H01175343U
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JP
Japan
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data
buffer memory
amount
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circuit
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JP7112588U
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【図面の簡単な説明】
第1図はこの考案の実施例を示すブロツク図、
第2図A,B,C,DはCPUのメイン・ルーチ
ンおよび割込処理を示すフローチヤートである。 10……CPU、13……バツフアRAM、2
1,22……ラツチ回路、25……減算回路、2
6……データ量判定回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 受信したデータをバツフア・メモリにストアし
    、バツフア・メモリからデータを読出して処理す
    る装置において、 受信したデータをバツフア・メモリに書込むと
    きに用いられた書込みアドレスをラツチする第1
    のラツチ回路、 処理のためにバツフア・メモリからデータを読
    出すときに用いられた読出しアドレスをラツチす
    る第2のラツチ回路、 第1のラツチ回路の書込みアドレスと第2のラ
    ツチ回路の読出しアドレスとの差を演算する減算
    回路、 減算回路の減算結果をデータ量下限設定値およ
    びデータ量上限設定値と比較し、比較結果を表わ
    す信号を発生するデータ量判定回路、および データ量判定回路からデータ量が下限設定値以
    下になつたことを表わす信号が入力したときにデ
    ータ送信要求信号を、データ量が上限設定値以上
    になつたことを表わす信号が入力したときにデー
    タ送信不可信号をそれぞれ発生して、データ送信
    側の装置に送信する手段、 を備えた受信データ管理装置。
JP7112588U 1988-05-31 1988-05-31 Pending JPH01175343U (ja)

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JP7112588U JPH01175343U (ja) 1988-05-31 1988-05-31

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JPH01175343U true JPH01175343U (ja) 1989-12-13

Family

ID=31296336

Family Applications (1)

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JP7112588U Pending JPH01175343U (ja) 1988-05-31 1988-05-31

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55129823A (en) * 1979-03-27 1980-10-08 Toshiba Corp Information processing system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55129823A (en) * 1979-03-27 1980-10-08 Toshiba Corp Information processing system

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