JPH0117606B2 - - Google Patents
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- Publication number
- JPH0117606B2 JPH0117606B2 JP56165662A JP16566281A JPH0117606B2 JP H0117606 B2 JPH0117606 B2 JP H0117606B2 JP 56165662 A JP56165662 A JP 56165662A JP 16566281 A JP16566281 A JP 16566281A JP H0117606 B2 JPH0117606 B2 JP H0117606B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- terminal
- emitter
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、伝送パルス列中からタイミングを抽
出する自己タイミング方式デジタル中継器を構成
する位相偏差が小さく、振幅制限特性に優れ、し
かも、モノリシツクIC化が可能なタイミング増
幅回路に関するものである。
出する自己タイミング方式デジタル中継器を構成
する位相偏差が小さく、振幅制限特性に優れ、し
かも、モノリシツクIC化が可能なタイミング増
幅回路に関するものである。
自己タイミング方式デジタル中継器では、受信
した伝送パルス列からクロツク周波数成分を、表
面弾性波フイルタ等のフイルタを用いて抽出し、
該周波数成分をタイミング増幅回路において、識
別再生に必要な一定振幅にまで増幅して識別再生
回路に供給する。この際、伝送パルスパタン等の
変動によつてフイルタ出力レベルが変動するの
で、タイミング増幅回路では通常20〜30dBのタ
イミング入力レベル変動に対して(i)一定のタイミ
ング信号振幅を確保し、しかも(ii)位相偏差を小さ
く抑える必要がある。
した伝送パルス列からクロツク周波数成分を、表
面弾性波フイルタ等のフイルタを用いて抽出し、
該周波数成分をタイミング増幅回路において、識
別再生に必要な一定振幅にまで増幅して識別再生
回路に供給する。この際、伝送パルスパタン等の
変動によつてフイルタ出力レベルが変動するの
で、タイミング増幅回路では通常20〜30dBのタ
イミング入力レベル変動に対して(i)一定のタイミ
ング信号振幅を確保し、しかも(ii)位相偏差を小さ
く抑える必要がある。
従来、この種のタイミング増幅回路はシングル
エンド型の増幅器において飽和による位相偏差の
発生を避け、且つ振幅を制限するため動作点を遮
断領域近傍の活性領域に設定し、該増幅器を容量
結合により縦続接続して所要の特性を実現してい
る。この場合、適正な動作点と交流負荷特性を得
るためには、コレクタ負荷調整用容量、エミツタ
バイパス容量等として数1000pF程度の大容量が
必要となる。従つて、このような回路構成は大容
量の実現が困難なモノリシツクICには適してい
ない。また、モノリシツクICでは抵抗等の絶対
値のバラツキは数10％に及ぶので、精度良く動作
点を設定できないという欠点がある。
エンド型の増幅器において飽和による位相偏差の
発生を避け、且つ振幅を制限するため動作点を遮
断領域近傍の活性領域に設定し、該増幅器を容量
結合により縦続接続して所要の特性を実現してい
る。この場合、適正な動作点と交流負荷特性を得
るためには、コレクタ負荷調整用容量、エミツタ
バイパス容量等として数1000pF程度の大容量が
必要となる。従つて、このような回路構成は大容
量の実現が困難なモノリシツクICには適してい
ない。また、モノリシツクICでは抵抗等の絶対
値のバラツキは数10％に及ぶので、精度良く動作
点を設定できないという欠点がある。
本発明はシングル型のタイミング増幅回路にお
いて、(i)飽和を避けるための電流制限回路を備え
ること、(ii)安定な動作点が得られる直流バイアス
回路を備えること、(iii)微小結合容量で十分な利得
が得られる高入力インピーダンスであること、(iv)
入力信号と同相の出力が得られること等を主なる
特徴とし、その目的はレベルの異なるタイミング
回路入力信号に対して、位相偏差が小さく振幅が
安定なタイミング信号を得ることにある。
いて、(i)飽和を避けるための電流制限回路を備え
ること、(ii)安定な動作点が得られる直流バイアス
回路を備えること、(iii)微小結合容量で十分な利得
が得られる高入力インピーダンスであること、(iv)
入力信号と同相の出力が得られること等を主なる
特徴とし、その目的はレベルの異なるタイミング
回路入力信号に対して、位相偏差が小さく振幅が
安定なタイミング信号を得ることにある。
第１図は本発明のタイミング増幅回路の実施例
であつて、１は入力トランジスタ、２はベース、
３はコレクタ、４はエミツタ、５は出力トランジ
スタ、６はベース、７はコレクタ、８はエミツ
タ、９は正電源端子、１０は帰還インピーダン
ス、１１は定電圧回路、１２は負電源端子、１３
は電流制限回路、１４は直流帰還回路である。
であつて、１は入力トランジスタ、２はベース、
３はコレクタ、４はエミツタ、５は出力トランジ
スタ、６はベース、７はコレクタ、８はエミツ
タ、９は正電源端子、１０は帰還インピーダン
ス、１１は定電圧回路、１２は負電源端子、１３
は電流制限回路、１４は直流帰還回路である。
第１図に示すタイミング増幅回路の動作を説明
する。本タイミング増幅回路の入力端子は入力ト
ランジスタ１のベース２である。表面弾性波フイ
ルタ等の出力がベース２に印加されると、コレク
タ３には入力信号と逆相の信号が生じ、該出力信
号により出力トランジスタ５のコレクタ７、即ち
出力端子には入力信号と同相の信号が生ずる。こ
のとき入力トランジスタ１のエミツタ４と負電源
端子１２との間には一定の電流量ILに達するまで
は低インピーダンス且つ、端子間電圧降下量が一
定で、電流がILに達すると高インピーダンスを呈
する電流制限回路１３が接続されており、入力信
号により入力トランジスタ１のエミツタ電流が増
加してILに達すると、エミツタ電流はILに制限さ
れる。また、入力トランジスタ１のベースバイア
ス電流は定電圧回路１１と直流帰還回路１４から
成る直流バイアス回路によつて供給される。この
直流バイアス回路のベース２から見込んだ入力イ
ンピーダンスが入力トランジスタ１の入力インピ
ーダンスに比して十分高いので、本タイミング増
幅回路の電圧利得は近似的に入力トランジスタ１
の相互コンダクタンスgn1と帰還インピーダンス
１０、ZFとの積gn1・ZFで与えられる。定電圧回
路１１の端子電圧は入力トランジスタ１のベース
〜エミツタ間電圧と同一の電流依存性、温度依存
性を有するものである。
する。本タイミング増幅回路の入力端子は入力ト
ランジスタ１のベース２である。表面弾性波フイ
ルタ等の出力がベース２に印加されると、コレク
タ３には入力信号と逆相の信号が生じ、該出力信
号により出力トランジスタ５のコレクタ７、即ち
出力端子には入力信号と同相の信号が生ずる。こ
のとき入力トランジスタ１のエミツタ４と負電源
端子１２との間には一定の電流量ILに達するまで
は低インピーダンス且つ、端子間電圧降下量が一
定で、電流がILに達すると高インピーダンスを呈
する電流制限回路１３が接続されており、入力信
号により入力トランジスタ１のエミツタ電流が増
加してILに達すると、エミツタ電流はILに制限さ
れる。また、入力トランジスタ１のベースバイア
ス電流は定電圧回路１１と直流帰還回路１４から
成る直流バイアス回路によつて供給される。この
直流バイアス回路のベース２から見込んだ入力イ
ンピーダンスが入力トランジスタ１の入力インピ
ーダンスに比して十分高いので、本タイミング増
幅回路の電圧利得は近似的に入力トランジスタ１
の相互コンダクタンスgn1と帰還インピーダンス
１０、ZFとの積gn1・ZFで与えられる。定電圧回
路１１の端子電圧は入力トランジスタ１のベース
〜エミツタ間電圧と同一の電流依存性、温度依存
性を有するものである。
以上のような構成となつているので、以下に述
べる作用、効果が得られる。(1)入力トランジスタ
１のエミツタ電流最大値が電流制限回路１３によ
つて制限されているので、最大エミツタ電流を適
当に設定することによつて、入力トランジスタ１
が飽和するのを防止できる。よつてトランジスタ
の飽和に伴う応答速度の劣化に起因する位相偏差
の発生を抑えることができる。(2)入力トランジス
タ１のエミツタ４に接続される電流制限回路１３
のインピーダンスは上記制限電流ILに達するまで
は低いので、タイミング増幅回路の広帯域性が確
保できる。(3)定電圧回路１１の端子間電圧は入力
トランジスタ１のベース〜エミツタ間電圧と同一
の電流、温度依存性を有するので、例えば直流帰
還回路１４が直列抵抗で構成されている場合、入
力トランジスタ１のエミツタ電流値は出力トラン
ジスタ５のエミツタ電流よりも小さい値に安定に
設定される。即ち入力トランジスタ１は遮断領域
近傍の活性領域に設定される。また、入力トラン
ジスタ１〜出力トランジスタ５〜定電圧回路１１
〜直流帰還回路１４から成る直流帰還ループによ
り温度変動に対しても安定なバイアス条件（動作
点）が得られる。(4)高入力インピーダンスとなつ
ているので数10〜数100MHzのタイミング信号に
対しては、入力信号をIC化が可能な微小容量、
数pFを介して入力端子２に印加しても電圧利得
の減少は小さい。よつて第１図のタイミング回路
を容量により縦続接続して高利得なタイミング増
幅回路をIC化することも可能となる。
べる作用、効果が得られる。(1)入力トランジスタ
１のエミツタ電流最大値が電流制限回路１３によ
つて制限されているので、最大エミツタ電流を適
当に設定することによつて、入力トランジスタ１
が飽和するのを防止できる。よつてトランジスタ
の飽和に伴う応答速度の劣化に起因する位相偏差
の発生を抑えることができる。(2)入力トランジス
タ１のエミツタ４に接続される電流制限回路１３
のインピーダンスは上記制限電流ILに達するまで
は低いので、タイミング増幅回路の広帯域性が確
保できる。(3)定電圧回路１１の端子間電圧は入力
トランジスタ１のベース〜エミツタ間電圧と同一
の電流、温度依存性を有するので、例えば直流帰
還回路１４が直列抵抗で構成されている場合、入
力トランジスタ１のエミツタ電流値は出力トラン
ジスタ５のエミツタ電流よりも小さい値に安定に
設定される。即ち入力トランジスタ１は遮断領域
近傍の活性領域に設定される。また、入力トラン
ジスタ１〜出力トランジスタ５〜定電圧回路１１
〜直流帰還回路１４から成る直流帰還ループによ
り温度変動に対しても安定なバイアス条件（動作
点）が得られる。(4)高入力インピーダンスとなつ
ているので数10〜数100MHzのタイミング信号に
対しては、入力信号をIC化が可能な微小容量、
数pFを介して入力端子２に印加しても電圧利得
の減少は小さい。よつて第１図のタイミング回路
を容量により縦続接続して高利得なタイミング増
幅回路をIC化することも可能となる。
第２図は電流制限回路１３の実施例であつて、
１５は電流制限トランジスタ、１６はエミツタ、
１７はベース、１８はコレクタ、１９は最大電流
設定用ダイオード、２０は最大電流制御抵抗であ
る。本電流制御回路１３は通常のカレントミラー
回路を適用したもので最大電流制御抵抗２０に流
れる電流が、電流制限トランジスタ１５のコレク
タ電流、即ち入力トランジスタ１のエミツタ電流
の最大値（上記制限電流IL）となる。第２図に示
すようにコレクタ１８と入力トランジスタ１のエ
ミツタ４を接続した構成では、入力トランジスタ
１のエミツタ電流が上記制限電流ILより小さい定
常バイアス状態（無信号入力時）には電流制限ト
ランジスタ１５のエミツタ電流は同トランジスタ
のベース電流が分担して飽和状態となり、エミツ
タ〜コレクタ間電圧は0.02〜0.05V程度であり、
低インピーダンスを呈する。一方、入力信号によ
り入力トランジスタ１のエミツタ電流が、電流制
限トランジスタ１５のベース電流IBと対し、
hFE・IB程度（hFE；電流増幅率）になると同トラ
ンジスタのエミツタ〜コレクタ間電圧は急激に上
昇して高インピーダンスを呈する。以上の特性は
第１図の説明で述べた電流制限回路１３の特性を
満たすものである。
１５は電流制限トランジスタ、１６はエミツタ、
１７はベース、１８はコレクタ、１９は最大電流
設定用ダイオード、２０は最大電流制御抵抗であ
る。本電流制御回路１３は通常のカレントミラー
回路を適用したもので最大電流制御抵抗２０に流
れる電流が、電流制限トランジスタ１５のコレク
タ電流、即ち入力トランジスタ１のエミツタ電流
の最大値（上記制限電流IL）となる。第２図に示
すようにコレクタ１８と入力トランジスタ１のエ
ミツタ４を接続した構成では、入力トランジスタ
１のエミツタ電流が上記制限電流ILより小さい定
常バイアス状態（無信号入力時）には電流制限ト
ランジスタ１５のエミツタ電流は同トランジスタ
のベース電流が分担して飽和状態となり、エミツ
タ〜コレクタ間電圧は0.02〜0.05V程度であり、
低インピーダンスを呈する。一方、入力信号によ
り入力トランジスタ１のエミツタ電流が、電流制
限トランジスタ１５のベース電流IBと対し、
hFE・IB程度（hFE；電流増幅率）になると同トラ
ンジスタのエミツタ〜コレクタ間電圧は急激に上
昇して高インピーダンスを呈する。以上の特性は
第１図の説明で述べた電流制限回路１３の特性を
満たすものである。
第３図、第１図の定電圧回路１１、直流帰還回
路１４の実施例であつて、２１は定電圧化ダイオ
ード、１４は直列抵抗を用いた直流帰還回路であ
る。直列抵抗１４を数ｋΩに、またダイオード２
１を構成するトランジスタを入力トランジスタ１
と同一構造にすることによつて、第１図の説明で
述べた直流バイアス回路の高入力インピーダンス
化、入力トランジスタ１の遮断領域近傍への動作
点設定が実現できる。
路１４の実施例であつて、２１は定電圧化ダイオ
ード、１４は直列抵抗を用いた直流帰還回路であ
る。直列抵抗１４を数ｋΩに、またダイオード２
１を構成するトランジスタを入力トランジスタ１
と同一構造にすることによつて、第１図の説明で
述べた直流バイアス回路の高入力インピーダンス
化、入力トランジスタ１の遮断領域近傍への動作
点設定が実現できる。
第１図のタイミング増幅回路において、帰還イ
ンピーダンス１０、ZFとしてＬ−Ｃ−Ｒ並列共振
回路周波数依存性を有するインピーダンスを適用
することによつて、周波数選択性を有する利得特
性が得られ、対象とするタイミング信号周波数に
共振周波数を設定することにより高Ｓ／Ｎ、高利
得のタイミング増幅回路を構成できる。
ンピーダンス１０、ZFとしてＬ−Ｃ−Ｒ並列共振
回路周波数依存性を有するインピーダンスを適用
することによつて、周波数選択性を有する利得特
性が得られ、対象とするタイミング信号周波数に
共振周波数を設定することにより高Ｓ／Ｎ、高利
得のタイミング増幅回路を構成できる。
以上説明したように
(1) 入力トランジスタ１のエミツタ電流を制限
し、しかも低インピーダンスな電流制限回路を
備えているので、過大な入力信号に対して入力
トランジスタの飽和が回避でき、また、広帯域
な利得特性が得られる。従がつてレベルの異な
るタイミング入力信号に対して応答速度劣化に
起因する出力信号位相偏差を抑圧できるという
利点がある。
し、しかも低インピーダンスな電流制限回路を
備えているので、過大な入力信号に対して入力
トランジスタの飽和が回避でき、また、広帯域
な利得特性が得られる。従がつてレベルの異な
るタイミング入力信号に対して応答速度劣化に
起因する出力信号位相偏差を抑圧できるという
利点がある。
(2) 入力トランジスタの動作点を遮断領域近傍の
活性領域に安定に設定する直流バイアス回路を
備えているので上記(1)項の電流制限回路による
効果と合わせて良好な振幅制限特性が得られ
る。
活性領域に安定に設定する直流バイアス回路を
備えているので上記(1)項の電流制限回路による
効果と合わせて良好な振幅制限特性が得られ
る。
(3) 高入力インピーダンスな直流バイアス回路を
備えているので、数pFの微小容量結合による
多段構成としても電圧利得の減少量は少ない。
この結果、段間を数pFの容量で結合した多段
タイミング増幅回路が構成でき、IC化が可能
である。容量結合であるので高利得な多段増幅
回路を構成しても温度変動等に対し、極めて安
定な特性が得られるという利点がある。
備えているので、数pFの微小容量結合による
多段構成としても電圧利得の減少量は少ない。
この結果、段間を数pFの容量で結合した多段
タイミング増幅回路が構成でき、IC化が可能
である。容量結合であるので高利得な多段増幅
回路を構成しても温度変動等に対し、極めて安
定な特性が得られるという利点がある。
第１図は本発明のタイミング増幅回路の実施
例、第２図は電流制限回路の実施例、第３図は直
流バイアス回路の実施例である。 １……入力トランジスタ、２，６，１７……ベ
ース、３，７，１８……コレクタ、４，８，１６
……エミツタ、５……出力トランジスタ、９……
正電源端子、１０……帰還インピーダンス、１１
……定電圧回路、１２……負電源端子、１３……
電流制限回路、１４……直流帰還回路、１５……
電流制限トランジスタ、１９……最大電流設定用
ダイオード、２０……最大電流制御抵抗、２１…
…定電圧化ダイオード。
例、第２図は電流制限回路の実施例、第３図は直
流バイアス回路の実施例である。 １……入力トランジスタ、２，６，１７……ベ
ース、３，７，１８……コレクタ、４，８，１６
……エミツタ、５……出力トランジスタ、９……
正電源端子、１０……帰還インピーダンス、１１
……定電圧回路、１２……負電源端子、１３……
電流制限回路、１４……直流帰還回路、１５……
電流制限トランジスタ、１９……最大電流設定用
ダイオード、２０……最大電流制御抵抗、２１…
…定電圧化ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 第１のバイポーラトランジスタのベース端子
を入力端子とし、該第１トランジスタのコレクタ
を第２のトランジスタのベースに、且つ帰還イン
ピーダンスを介してコレクタに接続せしめてコレ
クタ負荷抵抗を第１、２トランジスタ共通とした
エミツタ接地型増幅回路を構成し、該第１トラン
ジスタのエミツタ端子と負電源端子または接地端
子との間に電流制限回路を接続せしめ、また、第
２トランジスタのエミツタ端子と負電源端子また
は接地端子とを、定電圧化せしめる第１トランジ
スタのベース・エミツタ端子間電圧と同一の電流
−温度依存性を有する非線形素子で接続し、該エ
ミツタ端子と第１トランジスタのベースを高抵抗
で接続することにより、第１トランジスタの動作
点を遮断領域の近傍に設定せしめる高入力インピ
ーダンスの直流バイアス回路を具備することを特
徴とする自己タイミング方式デジタル中継器のタ
イミング増幅回路。 ２ 第１トランジスタのコレクタと、第２トラン
ジスタのコレクタを接続せしめる帰還インピーダ
ンスとして、対象とするタイミング信号周波数に
共振周波数を設定したLCR並列共振回路を用い
たことを特徴とする特許請求の範囲第１項記載の
自己タイミング方式デジタル中継器のタイミング
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165662A JPS5868313A (ja) | 1981-10-19 | 1981-10-19 | デジタル中継器タイミング増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165662A JPS5868313A (ja) | 1981-10-19 | 1981-10-19 | デジタル中継器タイミング増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868313A JPS5868313A (ja) | 1983-04-23 |
| JPH0117606B2 true JPH0117606B2 (ja) | 1989-03-31 |
Family
ID=15816625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165662A Granted JPS5868313A (ja) | 1981-10-19 | 1981-10-19 | デジタル中継器タイミング増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868313A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191407A (ja) * | 1987-02-03 | 1988-08-08 | Toshiba Corp | 振幅制限回路 |
| US9764625B2 (en) | 2013-10-04 | 2017-09-19 | Honda Motor Co., Ltd. | Vehicle door |
-
1981
- 1981-10-19 JP JP56165662A patent/JPS5868313A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5868313A (ja) | 1983-04-23 |
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