JPH05299949A

JPH05299949A - 帰還形差動増幅回路

Info

Publication number: JPH05299949A
Application number: JP4129665A
Authority: JP
Inventors: Masaaki Hayata; 征明早田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-04-22
Filing date: 1992-04-22
Publication date: 1993-11-12
Also published as: US5355094A

Abstract

(57)【要約】【目的】ピーキングの容量を容易に調節する回路を付
加することにより、モノシリック回路における帯域調整
を最適に設定する。【構成】ピーキングの最適設定のために容量を可変で
きる。トランジスタ４ａ、４ｂ、抵抗６ａ、６ｂ、可変
電流源９より可変容量回路を構成する。トランジスタ４
ａのベース側からみた容量はミラー効果により可変容量
回路の利得によって変化する。そこでトランジスタに流
れる電流を変えて相互コンダクタンスを変え、利得を変
化させることで容量を変えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、モノリシック集積化に
適し、帰還回路における容量の調節を容易に行うことに
より、周波数特性を変化させることを特徴とする差動増
幅回路に関する。

【０００２】

【従来の技術】抵抗と容量を組み合わせた帰還回路を差
動増幅回路に用いることは例えば、文献（Ｈａｎｓ
Ｍ．Ｒｅｉｎ，“ＳｉｌｉｃｏｎＢｉｐｏｌａｒＩ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｆｏｒＭｕｌ
ｔｉｇｉ−ｇａｂｉｔ−ｐｒｅ−ｓｅｃｏｎｄＬｉｇ
ｈｔｗａｖｅＣｏｍｍｕｎｉｃａｔｉｏｎｓ”，Ｊ．
ＬｉｇｈｔｗａｖｅＴｅｃｈｎｏｌｏｇｙ１９９
０，Ｖｏｌ．８Ｎｏ．９ｐｐ．１３７１−１３７８）
や図５に示されるように従来から知られている。図５に
おいて１ａ、１ｂは入力信号Ｖｉｎ、反転入力信号［Ｖ
ｉｎ］が入力される入力端子、２ａ、２ｂは出力信号Ｖ
ｏｕｔ、反転出力信号［Ｖｏｕｔ］が出力される出力端
子、３ａ、３ｂは入力増幅差動対トランジスタ、５ａ、
５ｂは負荷抵抗、７ａ、７ｂは帰還抵抗、１７は容量を
表している。

【０００３】この回路は帰還抵抗７ａ、７ｂによるフィ
ードバックを入力差動対トランジスタ３ａ、３ｂにかけ
ることによって広帯域動作を実現している。さらに容量
１７を用いたピーキング回路により、一層の広帯域化を
図っている。

【０００４】

【発明が解決しようとする課題】しかし、以上述べた従
来技術の回路では次に示す欠点を有する。帰還抵抗７
ａ、７ｂの値をＲ_e 、容量１７の値をＣ_e とするとピー
キングの回路に与える影響は帰還抵抗と容量の時定数Ｒ
_e ＊Ｃ_e と差動対トランジスタの内部の時定数とで決ま
る。シミュレーションなどを用いて回路を設計する場
合、トランジスタなどの内部のパラメータを設定して最
適化を行うが、実際、回路をモノシリック集積した場
合、素子のばらつきのため、最適値のずれが生じ、最適
な周波数特性が得難くなる。

【０００５】

【課題を解決するための手段】このような課題を解決す
るために、帰還回路に容量を可変できる差動増幅回路を
用いるのが有効である。本発明に係る第１の差動増幅回
路は、入力端子（１ａ）と２つの出力端子（Ｅ、Ｃ）か
らなる３端子形の第１の増幅素子（３ａ）とその出力端
子の一方（ｃ）に接続された負荷（５ａ）を含む第１の
増幅器と、もう一方の入力端子（１ｂ）と２つの出力端
子（Ｅ、Ｃ）からなる３端子形の第２の増幅素子（３
ｂ）とその出力端子の一方（Ｃに接続された負荷（５
ｂ）を含む第２の増幅器と、これらの増幅器の帰還回路
（Ａ１、Ａ２）とを備え、第１の増幅素子（３ａ）の入
力端子（１ａ）と第２の増幅素子（３ｂ）の入力端子
（１ｂ）には入力が与えられ、帰還回路（Ａ１）は、入
力端子（Ｂ）と２つの出力端子（Ｅ、Ｃ）からなる３端
子形の第３の増幅素子（４ａ）と、第１の抵抗素子（６
ａ）と、第２の抵抗素子（７ａ）とによって構成され、
第３の増幅素子（４ａ）の入力端子（Ｂ）と第２の抵抗
素子（７ａ）の一端は第１の増幅素子（３ａ）の出力端
子の一方（Ｅ）に接続され、さらに第３の増幅素子（４
ａ）の出力端子の一方（Ｃ）は第１の抵抗素子（６ａ）
の一端に接続され、もう一方の帰還回路（Ａ２）は、入
力端子（Ｂ）と２つの出力端子（Ｅ、Ｃ）からなる３端
子形の第４の増幅素子（４ｂ）と、第３の抵抗素子（６
ｂ）と、第４の抵抗素子（７ｂ）とによって構成され、
第４の増幅素子（４ｂ）の入力端子（Ｂ）と第４の抵抗
素子（７ｂ）の一端は第２の増幅素子（３ｂ）の出力端
子の一方（Ｅ）に接続され、さらに第４の増幅素子（４
ｂ）の出力端子の一方（Ｃ）は第３の抵抗素子（６ｂ）
の一端に接続され、第２の抵抗素子（７ａ）の他端と第
４の抵抗素子（７ｂ）の他端とは第１の共通点で互いに
接続され、この第１の共通点は第１の電流源（８）を通
して電位（Ｖ_EE）に接続され、第３の増幅素子（４ａ）
の出力端子の一方（Ｅ）と第４の増幅素子（４ｂ）の出
力端子の一方（Ｅ）とは第２の共通点で互いに接続さ
れ、この第２の共通点は第２の電流源（９）を通して電
位（Ｖ_EE）に接続され、第３の増幅素子（４ａ）と第４
の増幅素子（４ｂ）とは差動対を構成し、さらに第２の
電流源（９）が可変電流源であることを特徴とする。

【０００６】第２の差動増幅回路は、第１の差動増幅回
路において、第３の増幅素子（４ａ）の入力端子（Ｂ）
と出力端子の一方（Ｃ）の間に容量（１２ａ）を接続
し、第４の増幅素子（４ｂ）の入力端子（Ｂ）と出力端
子の一方（Ｃ）の間に容量（１２ｂ）を接続したことを
特徴とする。

【０００７】第３の差動増幅回路は、第１の差動増幅回
路において、第１の抵抗素子（６ａ）に代えて３端子形
の第５の増幅素子（１３ａ）の出力端子（Ｅ、Ｃ）を接
続し、第３の抵抗素子（６ｂ）に代えて３端子形の第６
の増幅素子（１３ｂ）の出力端子（Ｅ、Ｃ）を接続し、
第５の増幅素子（１３ａ）の入力端子（Ｂ）および第６
の増幅素子（１３ａ）の入力端子（Ｂ）を共通の可変電
圧源を接続するための端子（１４）を備えたことを特徴
とする。

【０００８】第４の差動増幅回路は、第１の差動増幅回
路において、３端子形の第７の増幅素子（１５ａ）の一
方の出力端子（Ｃ）を第３の増幅素子（４ａ）の出力端
子の一方（Ｅ）に接続し、３端子形の第８の増幅素子
（１５ｂ）の一方の出力端子（Ｃ）を第４の増幅素子
（４ｂ）の一方の出力端子（Ｅ）に接続し、第７の増幅
素子（１５ａ）の出力端子の一方（Ｅ）と第８の増幅素
子（１５ｂ）の一方の出力端子（Ｅ）は共通に電流源
（９）に接続され、第７の増幅素子（１５ａ）の入力端
子（Ｂ）と第８の増幅素子（１５ｂ）の入力端子（Ｂ）
は第３の共通点に互いに接続され、この第３の共通点は
可変電圧源を接続するための端子（１６）に接続された
ことを特徴とする。

【０００９】

【作用】本発明は、従来の回路に用いられていたコンデ
ンサの代わりに、トランジスタの接合容量を用いてい
る。帰還回路に用いられているトランジスタのベース側
からみた容量と帰還抵抗との時定数によって、ピーキン
グの特性が決まる。ここでトランジスタのベース側から
みた容量はベース・エミッタ間の容量とミラー容量との
和で表される。ミラー容量は帰還回路のトランジスタの
相互コンダクタンス、ベース・コレクタ間の容量、コレ
クタ側の抵抗とで決まる。コレクタ電流を変化させると
相互コンダクタンスが変化し、ミラー容量も変化する。
これより、コレクタ電流を変化させることでピーキング
特性が変化する。

【００１０】

【実施例】本発明はピーキングの最適設定のために容量
を可変できる特徴を持つ。図１はこの発明による容量可
変回路の一実施例である。図において、１ａ、１ｂは入
力信号Ｖｉｎ、［Ｖｉｎ］が入力される入力端子、２
ａ、２ｂは出力信号Ｖｏｕｔ、［Ｖｏｕｔ］が出力され
る出力端子、１１はＶ_ccの電位が供給される高電位電源
端子、１２はＶ_EEの電位が接続される低電位電源端子、
３ａ、３ｂは増幅段としての差動対トランジスタ、５
ａ、５ｂは負荷抵抗、７ａ、７ｂは帰還抵抗であり、ま
た４ａ、４ｂの差動対トランジスタ、６ａ、６ｂの抵
抗、９の可変電流源で可変容量回路を構成する。

【００１１】可変容量回路においてトランジスタ４ａの
ベース側からみた容量Ｃ_e はミラー容量も考えて、次式
で与えられる。Ｃ_e ＝Ｃ_be＋（１＋ｇｍ＊Ｒ_c）＊Ｃ_bc・・・・・・・・・・・（１）

【００１２】ここで、Ｃ_be、Ｃ_bcはそれぞれトランジス
タ４ａのベース・エミッタ間の容量、ベース・コレクタ
間の容量、ｇｍはトランジスタ４ａの相互コンダクタン
ス、Ｒ_c は抵抗６ａの抵抗値を表している。

【００１３】相互コンダクタンスｇｍはトランジスタ４
ａを流れるコレクタ電流Ｉ_c で変化し、電荷ｑ、ボルツ
マン係数ｋ、絶対温度Ｔを用いて、ｇｍ＝（ｑ／ｋＴ）＊Ｉ_c ・・・・・・・・・・・・・・・・・（２）と表される。そこで可変電流源９の電流値を変化させる
ことで、Ｉ_c が変化し、（１）、（２）式より、Ｃ_e が
変化する。

【００１４】実際にｆ_T ＝４０ＧＨｚのトランジスタを
用いてこの回路を試作した。負荷抵抗５ａ、５ｂは１５
０Ω、帰還回路の負荷抵抗６ａ、６ｂは２４０Ω、帰還
抵抗７ａ、７ｂは４０Ωとし、定電流源はトランジスタ
を使用し、電流値はシミュレーションで設計した値を用
いた。その状態でＶｉｎとＶｏｕｔ間の利得を測定した
結果、利得８ｄｂで帯域６ＧＨｚを得た。そこで可変電
流源９のトランジスタの電流値を調整することで、ミラ
ー容量が変化し、帯域を６ＧＨｚから８ＧＨｚまで変化
させることができた。

【００１５】図２は本発明による第２の実施例である。
この回路は図１の回路において可変容量回路のトランジ
スタ４ａ、４ｂのそれぞれのベース、コレクタ間に容量
１２ａ、１２ｂを付加した回路である。この容量をＣ_b
とすると、Ｃ_pの値は、（１）式においてＣ_bcをＣ_bc＋
Ｃ_bで置き換えた値と同じになる。この回路によりさら
に大きなＣ_eが得られ、モノリシック回路においては実
現が難しい大容量を可変したい時に有効である。

【００１６】また、図１で用いたトランジスタと同じも
のを用いて回路を試作し、負荷抵抗５ａ、５ｂを２００
Ω、帰還回路の負荷抵抗６ａ、６ｂを２４０Ω、帰還抵
抗７ａ、７ｂを１５Ωに設定し、可変電流源９にトラン
ジスタを使用した。容量１２ａ、１２ｂをつけない場
合、可変電流源９の値を調整しても４ＧＨｚまでしか帯
域が伸びなかったが０．０５ｐＦの容量１２ａ、１２ｂ
を設定した場合、ピーキングの調整幅が拡がり、帯域が
５ＧＨｚまで伸びた。

【００１７】図３は本発明による第３の実施例である。
図１において抵抗６ａ、６ｂの代わりにトランジスタ１
３ａ、１３ｂを接続し、そのベース電位を変化すること
により容量可変を実現した回路である。この回路では、
トランジスタ１３ａ、１３ｂの動作点によって、コレク
タ・エミッタ間の交流抵抗が変化するので（１）式にお
いてＲ_cの値が変化したのと同等になり、容量Ｃ_eが変
化する。

【００１８】また、図１で用いたトランジスタと同じも
のを用いて回路を試作し、負荷抵抗５ａ、５ｂを１５０
Ω、帰還抵抗７ａ、７ｂを４０Ωに設定した。ここでは
電流源９の電流値は変化させずに、端子１４の電位を変
化させた。端子１４の電位を変化することで、ピーキン
グの効果が変化し、利得８ｄｂで帯域５．５ＧＨｚの平
坦な周波数特性が得られた。

【００１９】図４は本発明による第４の実施例である。
図１のトランジスタ４ａ、４ｂのエミッタ側にトランジ
スタ１５ａ、１５ｂを接続し、そのベース電位を変化す
ることにより容量可変を実現した回路である。この回路
では、トランジスタ１５ａ、１５ｂの動作点によって、
コレクタ・エミッタ間の交流抵抗が変化し、その抵抗に
よって、トランジスタ４ａ、４ｂに負帰還が加わるので
（１）式においてｇｍの値が変化したのと同等になり、
容量Ｃ_e が変化する。

【００２０】また、第１図で用いたトランジスタと同じ
ものを用いて回路を試作し、負荷抵抗５ａ、５ｂを２０
０Ω、帰還抵抗を５０Ωに設定した。端子１６の電位を
変化することで、ピーキングの効果が変化し、初めに１
０ｄｂ程度のピーキングが生じていたものが、フラット
な特性になり、帯域５ＧＨｚを得た。

【００２１】以上の回路では、能動素子にＮＰＮバイポ
ーラトランジスタを用いたが、トランジスタはＰＮＰバ
イポーラトランジスタ、ＦＥＴ等３端子構造の増幅素子
なら適用可能である。また増幅段の負荷抵抗（５ａ、５
ｂ）の代わりに増幅素子を用いたアクティブロードの適
用も考えられる。

【００２２】

【発明の効果】以上に説明した通り、本発明によって、
ピーキングの容量を容易に調節することができる。モノ
リシック回路の場合、どうしても各素子のばらつきが生
じてしまい設計値とずれてしまう。このため容量を容易
に調整できピーキングを最適に設定できることは、回路
の信頼性を向上する上で極めて大きなものであるといえ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図。

【図２】本発明の第２の実施例を示す回路図。

【図３】本発明の第３の実施例を示す回路図。

【図４】本発明の第４の実施例を示す回路図。

【図５】従来の帰還形差動増幅回路を示す回路図。

【符号の説明】

１ａ，１ｂ信号入力端子２ａ，２ｂ出力端子Ｖ_cc 高電圧側電源端子Ｖ_EE 低電圧側電源端子Ａ１，Ａ２帰還回路３ａ，３ｂ，４ａ，４ｂ，１３ａ，１３ｂ，１６ａ，１
６ｂ増幅段トランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ抵抗８，９電流源１２ａ，１２ｂ，１７コンデンサ

Claims

【特許請求の範囲】

【請求項１】入力端子（１ａ）と２つの出力端子
（Ｅ、Ｃ）からなる３端子形の第１の増幅素子（３ａ）
とその出力端子の一方（ｃ）に接続された負荷（５ａ）
を含む第１の増幅器と、もう一方の入力端子（１ｂ）と
２つの出力端子（Ｅ、Ｃ）からなる３端子形の第２の増
幅素子（３ｂ）とその出力端子の一方（Ｃに接続された
負荷（５ｂ）を含む第２の増幅器と、これらの増幅器の帰還回路（Ａ１、Ａ２）とを備え、第１の増幅素子（３ａ）の入力端子（１ａ）と第２の増
幅素子（３ｂ）の入力端子（１ｂ）には入力が与えら
れ、帰還回路（Ａ１）は、入力端子（Ｂ）と２つの出力端子（Ｅ、Ｃ）からなる３
端子形の第３の増幅素子（４ａ）と、第１の抵抗素子
（６ａ）と、第２の抵抗素子（７ａ）とによって構成さ
れ、第３の増幅素子（４ａ）の入力端子（Ｂ）と第２の抵抗
素子（７ａ）の一端は第１の増幅素子（３ａ）の出力端
子の一方（Ｅ）に接続され、さらに第３の増幅素子（４
ａ）の出力端子の一方（Ｃ）は第１の抵抗素子（６ａ）
の一端に接続され、もう一方の帰還回路（Ａ２）は、入力端子（Ｂ）と２つの出力端子（Ｅ、Ｃ）からなる３
端子形の第４の増幅素子（４ｂ）と、第３の抵抗素子
（６ｂ）と、第４の抵抗素子（７ｂ）とによって構成さ
れ、第４の増幅素子（４ｂ）の入力端子（Ｂ）と第４の抵抗
素子（７ｂ）の一端は第２の増幅素子（３ｂ）の出力端
子の一方（Ｅ）に接続され、さらに第４の増幅素子（４
ｂ）の出力端子の一方（Ｃ）は第３の抵抗素子（６ｂ）
の一端に接続され、第２の抵抗素子（７ａ）の他端と第４の抵抗素子（７
ｂ）の他端とは第１の共通点で互いに接続され、この第
１の共通点は第１の電流源（８）を通して電位（Ｖ_EE）
に接続され、第３の増幅素子（４ａ）の出力端子の一方（Ｅ）と第４
の増幅素子（４ｂ）の出力端子の一方（Ｅ）とは第２の
共通点で互いに接続され、この第２の共通点は第２の電
流源（９）を通して電位（Ｖ_EE）に接続され、第３の増
幅素子（４ａ）と第４の増幅素子（４ｂ）とは差動対を
構成し、さらに第２の電流源（９）が可変電流源である
ことを特徴とする差動増幅回路。
【請求項２】第３の増幅素子（４ａ）の入力端子
（Ｂ）と出力端子の一方（Ｃ）の間に容量（１２ａ）を
接続し、第４の増幅素子（４ｂ）の入力端子（Ｂ）と出
力端子の一方（Ｃ）の間に容量（１２ｂ）を接続したこ
とを特徴とする請求項１に記載の差動増幅回路。
【請求項３】第１の抵抗素子（６ａ）に代えて３端子
形の第５の増幅素子（１３ａ）の出力端子（Ｅ、Ｃ）を
接続し、第３の抵抗素子（６ｂ）に代えて３端子形の第
６の増幅素子（１３ｂ）の出力端子（Ｅ、Ｃ）を接続
し、第５の増幅素子（１３ａ）の入力端子（Ｂ）および
第６の増幅素子（１３ａ）の入力端子（Ｂ）を共通の可
変電圧源を接続するための端子（１４）を備えたことを
特徴とする請求項１に記載の差動増幅回路。
【請求項４】３端子形の第７の増幅素子（１５ａ）の
一方の出力端子（Ｃ）を第３の増幅素子（４ａ）の出力
端子の一方（Ｅ）に接続し、３端子形の第８の増幅素子
（１５ｂ）の一方の出力端子（Ｃ）を第４の増幅素子
（４ｂ）の一方の出力端子（Ｅ）に接続し、第７の増幅素子（１５ａ）の出力端子の一方（Ｅ）と第
８の増幅素子（１５ｂ）の一方の出力端子（Ｅ）は共通
に電流源（９）に接続され、第７の増幅素子（１５ａ）の入力端子（Ｂ）と第８の増
幅素子（１５ｂ）の入力端子（Ｂ）は第３の共通点に互
いに接続され、この第３の共通点は可変電圧源を接続す
るための端子（１６）に接続されたことを特徴とする請
求項１に記載の差動増幅回路。