JPH01177652A - アドレス割付け装置 - Google Patents
アドレス割付け装置Info
- Publication number
- JPH01177652A JPH01177652A JP63001170A JP117088A JPH01177652A JP H01177652 A JPH01177652 A JP H01177652A JP 63001170 A JP63001170 A JP 63001170A JP 117088 A JP117088 A JP 117088A JP H01177652 A JPH01177652 A JP H01177652A
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- JP
- Japan
- Prior art keywords
- memory
- signal line
- address
- output
- board
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 71
- 238000010586 diagram Methods 0.000 description 7
- 101100533504 Arabidopsis thaliana SIEL gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明は中央処理装置とバス上で接続され、順次増設
されるメモリ基板のメモリアドレス割付は装置に関し、 メモリ基板の増設時において、ユーザによる特別なアド
レス設定操作を一切除去し、ユーザの負担を軽減するこ
とを目的とし、 中央処理装置とバス上で接続され順次増設されるメモリ
基板の各メモリにおけるアドレス割付は装置であって、
前記中央処理装置に一端を接続し、他端を初段のメモリ
基板の入力側に接続する信号線と、前記初段のメモリ基
板の出力側と次段のメモリ基板の入力側を接続する信号
線であって、順次隣接するメモリ基板同士の入力側と出
力側を接続していくもの、および前記入力側の信号線が
アクティブ状態で、前記出力側の信号線がインアクティ
ブ状態において自己のメモリ基板を選択状態とし前記メ
モリにアドレスの割付けを行なうアロケーション制御手
段、により構成される。
されるメモリ基板のメモリアドレス割付は装置に関し、 メモリ基板の増設時において、ユーザによる特別なアド
レス設定操作を一切除去し、ユーザの負担を軽減するこ
とを目的とし、 中央処理装置とバス上で接続され順次増設されるメモリ
基板の各メモリにおけるアドレス割付は装置であって、
前記中央処理装置に一端を接続し、他端を初段のメモリ
基板の入力側に接続する信号線と、前記初段のメモリ基
板の出力側と次段のメモリ基板の入力側を接続する信号
線であって、順次隣接するメモリ基板同士の入力側と出
力側を接続していくもの、および前記入力側の信号線が
アクティブ状態で、前記出力側の信号線がインアクティ
ブ状態において自己のメモリ基板を選択状態とし前記メ
モリにアドレスの割付けを行なうアロケーション制御手
段、により構成される。
〔産業上の利用分野〕
本発明はメモリのアドレス割付は装置に関し、特に、バ
ス上にデイジ−チエイン方式により、中央処理装置（Ｃ
ＰＵ）に近い側のメモリ基板からシリアルに選択される
信号線を設け、順次コネクタを切り換えることによって
すべての増設メモリのメモリ容量、種別等のステータス
を読み取り、ＣＰＵがメモリアドレスを決定し、メモリ
基板の増設の際にユーザに専門的な知識を要求すること
なく一般のコネクタによる接続もしくは所定場所へのメ
モリ基板の挿入作業のみにすることによりユーザの負担
を軽減するようにしたアドレス割付は装置に関する。
ス上にデイジ−チエイン方式により、中央処理装置（Ｃ
ＰＵ）に近い側のメモリ基板からシリアルに選択される
信号線を設け、順次コネクタを切り換えることによって
すべての増設メモリのメモリ容量、種別等のステータス
を読み取り、ＣＰＵがメモリアドレスを決定し、メモリ
基板の増設の際にユーザに専門的な知識を要求すること
なく一般のコネクタによる接続もしくは所定場所へのメ
モリ基板の挿入作業のみにすることによりユーザの負担
を軽減するようにしたアドレス割付は装置に関する。
〔従来の技術及び発明が解決しようとする課題〕メモリ
を増設することが可能な計算機システムにおいて、メモ
リの増設作業は、従来ユーザが増設するメモリ基板のア
ドレスを考慮したりアドレス設定のためのスイッチ等の
操作を行なうことによって、ユーザ自身で行なわれるこ
とが多い。
を増設することが可能な計算機システムにおいて、メモ
リの増設作業は、従来ユーザが増設するメモリ基板のア
ドレスを考慮したりアドレス設定のためのスイッチ等の
操作を行なうことによって、ユーザ自身で行なわれるこ
とが多い。
この場合、アドレス設定のためにデイツプスインチある
いはアダー等を用いて、増設するメモリ基板上のスイッ
チ操作により各基板毎にユーザがシステム全体のアドレ
スを考慮した上で設定しており、このためユーザに専門
的知識を要求することになり、逆にこのような事情から
ユーザを限定することとなっていた。
いはアダー等を用いて、増設するメモリ基板上のスイッ
チ操作により各基板毎にユーザがシステム全体のアドレ
スを考慮した上で設定しており、このためユーザに専門
的知識を要求することになり、逆にこのような事情から
ユーザを限定することとなっていた。
本発明の目的は、メモリ基板の増設時ムこおいて、ユー
ザによる特別なアドレス設定操作を一切除去し、ユーザ
の負担を軽減することを目的とする。
ザによる特別なアドレス設定操作を一切除去し、ユーザ
の負担を軽減することを目的とする。
〔課題を解決するための手段および作用〕第１図は本発
明に係るアドレス割付は装置の原理構成図である。図に
おいて、メモリ基板Ａ、Ｂ。
明に係るアドレス割付は装置の原理構成図である。図に
おいて、メモリ基板Ａ、Ｂ。
Ｃ・・・は増設メモリ基板であり、メモリ基板ＡはＣＰ
ＵハスＤＢＩによりＣＰＵに接続され、メモリ基板Ｂは
ＣＰＵバスＤＢ、によりメモル基板Ａに接続され、以下
同様にＣＰＵハスＤＢ、、ＤＢ。
ＵハスＤＢＩによりＣＰＵに接続され、メモリ基板Ｂは
ＣＰＵバスＤＢ、によりメモル基板Ａに接続され、以下
同様にＣＰＵハスＤＢ、、ＤＢ。
・・・によって隣接するメモリ基板間が接続される。
即ち、増設メモリ基板は図に示す如くデイジーチエイン
方式で構成されており、ＣＰＵバスは各メモリ基板間で
入力端と出力側に分離される。メモリ基板Ａにおいて、
入力側のＣＰＵバスＤＢ、とメモリ基板Ａとの間はコネ
クタＡ１が設けられ、出力側のＣＰＵバスＤＢ２とメモ
リ基板Ａとの間にはコネクタＡ２が設けられる。これら
のコネクタＡＩおよびＡ２はバスと基板を接続する通常
のコネクタである。
方式で構成されており、ＣＰＵバスは各メモリ基板間で
入力端と出力側に分離される。メモリ基板Ａにおいて、
入力側のＣＰＵバスＤＢ、とメモリ基板Ａとの間はコネ
クタＡ１が設けられ、出力側のＣＰＵバスＤＢ２とメモ
リ基板Ａとの間にはコネクタＡ２が設けられる。これら
のコネクタＡＩおよびＡ２はバスと基板を接続する通常
のコネクタである。
メモリ基板Ａ内にはアドレスの割付けを行なうアロケー
ション制御回路Ａ３が備えられ、コネクタＡＩとの間に
入力側の信号線ｊｌ’ＩＮ、コネクタＡ２との間に出力
側の信号線！。ＬＩＴが設けられ、かつコネクタＡＩお
よびＡ２、アロケーション制御部Ａ３、内部ロジック等
との間には内部バスＡｏが設けられる。入力側の信号線
”ＩＮは後述するように抵抗によってプルアップされ常
にアクティブ状態となっている。
ション制御回路Ａ３が備えられ、コネクタＡＩとの間に
入力側の信号線ｊｌ’ＩＮ、コネクタＡ２との間に出力
側の信号線！。ＬＩＴが設けられ、かつコネクタＡＩお
よびＡ２、アロケーション制御部Ａ３、内部ロジック等
との間には内部バスＡｏが設けられる。入力側の信号線
”ＩＮは後述するように抵抗によってプルアップされ常
にアクティブ状態となっている。
このような構成において、入力側の信号線（ｘ＋Ｎ）が
アクティブ状態で、出力側の信号線（β。ＵＴ ）がイ
ンアクティブ状態において自身のメモリ基板を選択状態
とし、メモリにアドレス割付けを行なうようにしたもの
である。
アクティブ状態で、出力側の信号線（β。ＵＴ ）がイ
ンアクティブ状態において自身のメモリ基板を選択状態
とし、メモリにアドレス割付けを行なうようにしたもの
である。
第２図は本発明に係るアロケーション制御回路の一実施
例回路図、第３Ｍは第２図回路中の比較器の詳細回路図
である。第２図において、２０は信号線ｐＩＮを常にア
クティブ状態にするプルアップ抵抗、２１は入力側の信
号線β１８と出力側の信号線ｌ。ＬＩＴに分離するフリ
ップフロップ回路（ＦＦ）、２２はフリップフロップ２
１を初期化するためのフリップフロップ回路であって、
自身は電源オンにてリセット（ＲＳＴ）されＣＰＵの制
御により書き換えられるフリップフロップである。
例回路図、第３Ｍは第２図回路中の比較器の詳細回路図
である。第２図において、２０は信号線ｐＩＮを常にア
クティブ状態にするプルアップ抵抗、２１は入力側の信
号線β１８と出力側の信号線ｌ。ＬＩＴに分離するフリ
ップフロップ回路（ＦＦ）、２２はフリップフロップ２
１を初期化するためのフリップフロップ回路であって、
自身は電源オンにてリセット（ＲＳＴ）されＣＰＵの制
御により書き換えられるフリップフロップである。
２３は、信号線β、Ｎがアクティブで、かつフリ・ノブ
フロップ２１のＱ出力、即ち、出力側の信号線７！０Ｌ
Ｉ７がインアクティブの時に、反転出力である百出力は
“１”となるためアクティブとなりＣＰＵにより選択さ
れた信号を出力するＡＮＤゲートである。２４はメモリ
容量、メモリの種別等のメモリ情報を出力するレジスタ
、２５はＣＰＵからメモリの動作範囲（メモリ領域）を
書き込まれるアドレスレジスタ、２６はＣＰＵからＩｌ
ｏへのアドレスをデコードするデゴーダである。２７は
アドレスレジスタ２５の値によりメモリの動作範囲をデ
コードする比較器であり、第３図に詳しく回路構成を示
す。
フロップ２１のＱ出力、即ち、出力側の信号線７！０Ｌ
Ｉ７がインアクティブの時に、反転出力である百出力は
“１”となるためアクティブとなりＣＰＵにより選択さ
れた信号を出力するＡＮＤゲートである。２４はメモリ
容量、メモリの種別等のメモリ情報を出力するレジスタ
、２５はＣＰＵからメモリの動作範囲（メモリ領域）を
書き込まれるアドレスレジスタ、２６はＣＰＵからＩｌ
ｏへのアドレスをデコードするデゴーダである。２７は
アドレスレジスタ２５の値によりメモリの動作範囲をデ
コードする比較器であり、第３図に詳しく回路構成を示
す。
このような構成において、ＣＰＵからのアクティブ状態
のデータＤａが、リセットされアクティブ状態になって
いるフリップフロップ２２のＤ端子に入力され書き込ま
れる。そして百出力をフリップフロップ２１のＲ３Ｔ端
子に入力することによってフリップフロップ２１を初期
化する。次にフリップフロップ２２をインアクティブ状
態にし、データＤａをインアクティブ状態にしてフリッ
プフロップ２２に書き込む。このような動作を行なうと
、入力側の信号線”ＩＮがアクティブ状態であるから、
前述の如くメモリ基板Ａが選択され、フリップフロップ
２１の百出力の“１”と信号線ＮＩＮの“１”によりＡ
ＮＤゲートが開放する。
のデータＤａが、リセットされアクティブ状態になって
いるフリップフロップ２２のＤ端子に入力され書き込ま
れる。そして百出力をフリップフロップ２１のＲ３Ｔ端
子に入力することによってフリップフロップ２１を初期
化する。次にフリップフロップ２２をインアクティブ状
態にし、データＤａをインアクティブ状態にしてフリッ
プフロップ２２に書き込む。このような動作を行なうと
、入力側の信号線”ＩＮがアクティブ状態であるから、
前述の如くメモリ基板Ａが選択され、フリップフロップ
２１の百出力の“１”と信号線ＮＩＮの“１”によりＡ
ＮＤゲートが開放する。
ＣＰＵは基板情報レジスタ２４の内容を読みとり、メモ
リ基板Ａのメモリ容量、メモリの種類等を知ることがで
きる。さらにＣＰＵはアドレスレジスタ２５にスタート
アドレスを書き込む。以上のような動作によってメモリ
基板へのアドレスアロケーションが完了する。
リ基板Ａのメモリ容量、メモリの種類等を知ることがで
きる。さらにＣＰＵはアドレスレジスタ２５にスタート
アドレスを書き込む。以上のような動作によってメモリ
基板へのアドレスアロケーションが完了する。
次にＣＰＵはデータＤａをインアクティブ状態にしてフ
リップフロップ２１および２２に書き込む。これによっ
てフリップフロップ２１では信号線β１Ｎのアクティブ
状態が出力側に伝達されて信号線ｌ。Ｕ７がアクティブ
状態となるので、百出力が０”となりＡＮＤゲート２３
は閉じる。これによりメモリ基板Ａは非選択となり次の
メモリ基板Ｂが選択される。
リップフロップ２１および２２に書き込む。これによっ
てフリップフロップ２１では信号線β１Ｎのアクティブ
状態が出力側に伝達されて信号線ｌ。Ｕ７がアクティブ
状態となるので、百出力が０”となりＡＮＤゲート２３
は閉じる。これによりメモリ基板Ａは非選択となり次の
メモリ基板Ｂが選択される。
メモリ基板Ｂのアドレス割付けも上述と同様に行なわれ
、順次メモリ基板Ｃ，Ｄ・・・と進行する。
、順次メモリ基板Ｃ，Ｄ・・・と進行する。
メモリアロケーションの終了は基板情報レジスタ２４を
読み込んだ結果、すべてのビットがインアクティブ状態
（プルダウンバス）もしくはすべてのビットがアクティ
ブ状態（プルアップバス）の時に終了する。
読み込んだ結果、すべてのビットがインアクティブ状態
（プルダウンバス）もしくはすべてのビットがアクティ
ブ状態（プルアップバス）の時に終了する。
第３図は第２図に示す比較器２７の一実施例詳細回路図
である。２７１はＮＡＮＤゲートであって信号線１１Ｎ
とβ。ＵＴのいずれかがアクティブ状態であれば“１”
を出力する。２７２は比較回路であって排他的ＯＲゲー
ト（ＥＯＲ）２７２ ａ 〜２７２ ｃとこれらの出力
を入力する負論理のＡＮＤゲー）２７２ｄにより構成さ
れ、この構成はメモリ容量により可変する。ＥＯＲゲー
トの入力側は第２図のアドレスレジスタ２５の出力の最
上位ビットから３ビツトｎ。
である。２７１はＮＡＮＤゲートであって信号線１１Ｎ
とβ。ＵＴのいずれかがアクティブ状態であれば“１”
を出力する。２７２は比較回路であって排他的ＯＲゲー
ト（ＥＯＲ）２７２ ａ 〜２７２ ｃとこれらの出力
を入力する負論理のＡＮＤゲー）２７２ｄにより構成さ
れ、この構成はメモリ容量により可変する。ＥＯＲゲー
トの入力側は第２図のアドレスレジスタ２５の出力の最
上位ビットから３ビツトｎ。
ｎ−１，ｎ−２と、アドレスバスＡＤＤのアドレスの最
上位からの３ビットｎ、、ｎ、−１，ｎ。
上位からの３ビットｎ、、ｎ、−１，ｎ。
−２が入力され、各ＥＯＲゲートは一方の入力が“１″
のときに“１”を出力し、これをＡＮＤゲート２７２ｄ
に入力する。従って信号線１１Ｎと７！ＯＵＴが選択状
態にあり、かつＥＯＲがすべて出力していれば、ＡＮＤ
ゲート２７２ｄの出力はアクティブ状態となり、選択信
号（ＳＩＥＬ）を出力し、これにより基板内のメモリは
選択されて動作可能状態となる。
のときに“１”を出力し、これをＡＮＤゲート２７２ｄ
に入力する。従って信号線１１Ｎと７！ＯＵＴが選択状
態にあり、かつＥＯＲがすべて出力していれば、ＡＮＤ
ゲート２７２ｄの出力はアクティブ状態となり、選択信
号（ＳＩＥＬ）を出力し、これにより基板内のメモリは
選択されて動作可能状態となる。
以上説明したように、本発明によれば、メモリ基板の増
設時において、ユーザによる特別なアドレス設定操作は
一切不要でありその分だけユーザの負担を軽減すること
ができ、かつデイジー接続された信号線とアロケーショ
ン制御回路で実現可能なため低価格で実施でき、さらに
、各メモリ基板単位で独立してアドレス割付けできるた
め、メモリ空間に対して自由に配置することもできる。
設時において、ユーザによる特別なアドレス設定操作は
一切不要でありその分だけユーザの負担を軽減すること
ができ、かつデイジー接続された信号線とアロケーショ
ン制御回路で実現可能なため低価格で実施でき、さらに
、各メモリ基板単位で独立してアドレス割付けできるた
め、メモリ空間に対して自由に配置することもできる。
第１図は本発明に係るアドレス割付は装置の原理構成図
、 第２図は本発明の一実施例アロケーション制御回路図、
および 第３図は第２図回路の比較器の一実施例詳細回路図であ
る。 （符号の説明） ２１ 、２２・・・レジスタ、 ２３・・・ＡＮＤゲ
ート、２４・・・基板情報レジスタ、 ２５・・・アドレスレジスタ、 ２７・・・比較器、 β１Ｎ・・・入力側信号線、” ０ＬＩＴ・・・出力側
信号線、Ａ、Ｂ、Ｃ・・・メモリ基板、 Ａ１Ａ２・・・コネクタ、 Ａ３・・・アロケーション制御回路。
、 第２図は本発明の一実施例アロケーション制御回路図、
および 第３図は第２図回路の比較器の一実施例詳細回路図であ
る。 （符号の説明） ２１ 、２２・・・レジスタ、 ２３・・・ＡＮＤゲ
ート、２４・・・基板情報レジスタ、 ２５・・・アドレスレジスタ、 ２７・・・比較器、 β１Ｎ・・・入力側信号線、” ０ＬＩＴ・・・出力側
信号線、Ａ、Ｂ、Ｃ・・・メモリ基板、 Ａ１Ａ２・・・コネクタ、 Ａ３・・・アロケーション制御回路。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置とバス上で接続され順次増設されるメ
モリ基板の各メモリにおけるアドレス割付け装置であっ
て、前記中央処理装置に一端を接続し、他端を初段のメ
モリ基板の入力側に接続する信号線（ｌ＿Ｉ＿Ｎ）と、
前記初段のメモリ基板の出力側と次段のメモリ基板の入
力側を接続する信号線（ｌ＿Ｏ＿Ｕ＿Ｔ）であって、順
次隣接するメモリ基板同士の入力側と出力側を接続して
いくもの、および前記入力側の信号線がアクティブ状態
で、前記出力側の信号線がインアクティブ状態において
自己のメモリ基板を選択状態とし前記メモリにアドレス
の割付けを行なうアロケーション制御手段（Ａ３）、を
具備することを特徴とするアドレス割付け装置。 ２、前記アロケーション制御手段は、入力側の信号線（
ｌ＿Ｉ＿Ｎ）を入力端子（Ｄ）に接続し出力側の信号線
（ｌ＿Ｏ＿Ｕ＿Ｔ）を出力端子（Ｑ）に接続するフリッ
プフロップ（２１）と、前記中央処理装置からのデータ
（Ｄａ）を入力端子（Ｄ）に受け反転出力端子（＠Ｑ＠
）からの出力を前記フリップフロップ（２１）のリセッ
ト端子（ＲＳＴ）に入力するフリップフロップ（２２）
と、前記入力側の信号線（ｌ＿Ｉ＿Ｎ）を一方の入力端
子に接続し前記フリップフロップ（２１）の出力を他方
の入力端子に受け一致したとき選択状態となるＡＮＤゲ
ート（２３）と、前記中央処理装置に対しアドレス割付
け情報を出力する基板情報レジスタ（２４）と、前記中
央処理装置から前記メモリが動作すべき領域情報を格納
するアドレスレジスタ（２５）と、前記アドレスレジス
タ（２５）のデータと前記中央処理装置からのアドレス
情報に基づいて前記メモリを選択し動作可能とする選択
信号（ＳＥＬ）を出力する比較器（２７）を具備する特
許請求の範囲第１項に記載のアドレス割付け装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001170A JPH01177652A (ja) | 1988-01-08 | 1988-01-08 | アドレス割付け装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001170A JPH01177652A (ja) | 1988-01-08 | 1988-01-08 | アドレス割付け装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177652A true JPH01177652A (ja) | 1989-07-13 |
Family
ID=11493960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001170A Pending JPH01177652A (ja) | 1988-01-08 | 1988-01-08 | アドレス割付け装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177652A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595477A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | メモリ装置 |
-
1988
- 1988-01-08 JP JP63001170A patent/JPH01177652A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595477A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | メモリ装置 |
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