JPS595477A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、メモリ装置に関し、特に異々るメモリ容量を
もつ複数枚のメモリ基板により構成され−るメモリ装置
において、メモリ基板をシェルフに装填する際、各基板
のメモリ容量の大きさにより。

予め定められた規則に従って各基板を順番に並べる必要
をなくシ、またシステムが、全メモリ容蓋および各基板
毎のメモリ容量の把握と実行時のアドレスオーバーの検
出とを、容易に行なうことができるメモリ構成方式に関
するものである。

技術の背景 一般に、メモリ基板によυメモリ装置を構成する場合、
シェルフに、そのコントローラ基板と。

複数のＲＡＭやＲＯＭ　Ｉｃか実装されたメモリ基板と
を装填することにより行なわれる。その場合。

各メモリ基板のメモリ容量は、全て一定の値のものであ
るように制限されたり、一定でないとしても、中間のア
ドレス領域にメモリ未実装部分が生じないように、メモ
リ基板をシェルフに装填する際、大容量基板を先に下位
アドレスのスロットに挿入し、小容蓄基板は最後のスロ
ットに挿入するなど、挿入順序に注意を払う必要があっ
た。

従来のメモリーアクセス方式としては、第１図に例示す
るようなアドレスをデコードして基板セレクト信号を出
す方式と、基板容量をアドレス値と比較しながら順に加
えていき、セレクトされるべき基板を求める方式とがあ
るが、これらの方式は、容量の異なる基板を用いるメモ
リ装置に適用する場合、容量の種類がふえると１回路が
かなり複雑になるという欠点があった。

なお、第１図に示した従来装置は、４Ｍのアドレス容量
ヲもつメモリ装置の例を示しており、それぞれ２５６に
の等しい容量をもつ１６枚のメモリ基板により構成され
ている。各アドレスは２２ビツトで表わされ、うち上位
４ビツトにより、メモリ基板セレクトデコーダを介して
特定の１枚のメモリ基板を選択し７．残りの１８ピント
を各基板に並列に供給して、基板内アドレスを選択する
ようにしている。

ところで、メモリ装置については、標準仕様のメモリ容
量に対して、後にユーザの希望により更にメモリ基板を
必要蓋増設した如、また逆にコストの而から削減変更す
る場合がしばしばあり、］−２かも最近のように新型の
大容量メモリ素子が次々と開発されるようになると、増
設あるいは取替え用のメモリ基板の答蓋は、従来から装
填されているメモリ基板の容量よりも大きくすることが
可能であり、かつそれが合理的でもあるようになってい
る。そのため各種の容量のメモリ基板を上述したような
挿入順序等の制約やハードウェアの改造を必要とせずに
、容易に混在使用できる弾力的なシステムが望まれてい
る。

発明の目的および構成 本発明の目的は、複数のメモリ基板全シェルフに装填す
る際に、各メモリ基板の容量を意識することなぐスロッ
トに挿入することができ、しかも全メモリ容量および各
メモリ基板の容量識別とアクセス時のアドレス管理とは
、システム側が自動的に実行できるメモリ装置を提供す
ることにある。

そして本発明は、そのための構成として、それぞれが任
意の記憶容量を有する複数のメモリ基板と、制御回路と
により構成されるメモリ装置において、上記各メモリ基
板上に、上記制御回路にメモリ基板毎のアドレス範囲を
割り当てさせるため当該メモリ基板に実装されているメ
モリの容ｉｔヲ表示する回路と、当該メモリ基板に割当
てられたアドレスの最大値を格納する最大値レジスタと
。

１１大値レジスタに格納された最大値アドレスおよびメ
モリアクセスのための入力アドレスを比較し、入力アド
レスが最大値アドレスに等しいかそれよりも小さいとき
に第１の信号を出力し、そしてその他の場合に第２の信
号を出力する比較器と。

該比較器が第１の信号を出力しかつ当該メモリ基禿 板の下位ＶＣ瞬接するメモリ基板の比（力玉第２の信号
を出力したときに、当該メモリ基板を選択する信号全出
力する手段とをそなえていること全特徴としている。

発明の実施例 以下に、実施例にしたがって本発明を説明する第２図は
、実施例回路全体の概略的ｔ［構成図である。同図にお
いて、　　１−１．　　］−２，１−ｉはメモリ基板、
２はその基板の最大値アドレスを示す最大値レジスタ、
３は最大値アドレスと入力アドレスとの大小比較器、４
は入力アドレスが自メモリ基板内にあるか否かを決定す
るＡＮＤゲート。

５はメモリ基板の容量種別を表示する信七回路。

６は各メモリ基板内σ）最大値レジスタを初期設定する
ため各基板を順次スキャン（走査）するための一種のポ
ー　リング用ノリツブフロップ、７は最大１直レジスタ
２へのデータ書き込みタイミング會検出するＡＮＤゲー
ト、８はメモリ基板のイイ無を検出するＮｏＴゲート、
９は制御回路を示す。ｆた１０はデータバス、１１はク
ロック信号線、１２はＳ／Ｒ信号線、１３け”　１　”
レベル線、１４はアドレス線、１５はアドレスオーバー
信号森、＠は基板未実装検出信号、Ｏは容量種別信号、
■は基板セレクト信号である。

なお９本実施例におけるアドレス長は、ｉ１図に従来方
式として示したものと同様に２２ピントとし、４ビツト
の基板アドレスと１８ビツトの基板内アドレスとにより
構成されているものとする。

またメモリ基板１−１の容量は５１２Ｋ　、メモリ基板
１−２の容量は２５６に、以下の基板は全て５１２にで
あるものとする。

この実施例回路の動作は、■、初期化段階と、■。

実行段階との２つに分かれる。

■の初期化段階は、システムの運用開始時に実行される
ものであり、この制御回路９が、各メモリ基板の容量種
別信号０を順次読み取って、各基板毎の容量を積算し、
その基板に割り当てるアドレス範囲の最大値を、最大レ
ジスタ２にセットする。

■の実行段階では、入力されたアドレスに対して、各基
板が並行して、それが自基板内アドレスに含まれるか否
かｆ調べ、該当する１枚の基板のみがメモリアクセス処
理を実行する。

第３図は、第２図に示す実施例回路の構成中。

初期化処理を行なう回路部分のみを各基板から取わ出し
て、より詳細に１とめて示したものである。

同図中、６−１乃至６−ｉはＤタイプのフリップフロッ
プＦＦであり、それぞれ縦続接続されて。

１つのシフトレジスタ回路を構成している。２３−１乃
至２３−＃はプルアップ抵抗で、フリップフロップへ常
時安定性を保っている。このフリップフロップは、初段
のＦＦ６−１に入力されるＳ／Ｒ信号を、クロック信号
と同期して後段へ順次伝播させ、各基板へ制御パルスを
供給するように機能する。

７−１乃至７−ｉはＡＮＤゲートであり、それぞれ対応
するＦＦのＱ出力が°１”となったとき。

クロックと同期して、最大値レジスタに対して。

イネーブル信号を供給するように機能する。

８−１乃至８−７けインバータであり、各インバータの
出力はワイアードＯＲ接続されている。

この回路は、基板の有無を検出し、基板が未実装のとき
１″となる基板未実装信号＠を出方する。

５−１乃至５−ｆは、容量種別スイッチである。

なお本実施例では、各基板の容量を、　　２５６におよ
び５１２にの２種類に限定したため、２は接点スイッチ
を用いている。なお、２５６にの基板では論理レベル゛
０”に設定され、　　５１２にの基板では論理レベル”
■”に設定される。

１６−１乃至１６−ｉは、転送ゲートであり。

上記のように設定されている各基板容量種別スイッチの
値を、当該基板の選択時に、容量種別信号のとして制御
回路へ送る。制御回路は、容量種別信号の値とメモリ容
量との対応テーブルを有しており、このテーブルを参照
して実際のメモリ容量を知ることができる。

第４図は、縞３図に示す実施例回路の、初期化処理にお
ける概略的な動作手順を示す。ここで。

各基板の最大値レジスタに設定される当該基板までの最
大アドレス値ｋｔ　Ａと表わす。最初は、Ａ＝０である
。

はじめに、制御回路９は、各基板内の最大値レジスタを
リセットするため、Ｓ／Ｒ＝１とし、同時に基板の数あ
るいはそれ以上の適当数のクロックを供給して、Ａ＝Ｏ
ｋ全ての最大値レジスタに書き込むことにより、これら
をリセットする。リセット終了後、一旦Ｓ／Ｒ＝Ｏにし
て全ＦＦをクリアし、不良装填があるかを検出した後に
ＦＦ６−１のみ全セットするため、１クロック期間だけ
Ｓ／Ｒ＝１とし、再びＳ／）ｌ＝０に戻す。

ここで、基板未実装信号＠により基板実装済が確認され
たとき、転送ゲート１６−１は、ＡＮＤゲート７−１’
を介してイネーブル信号を受け、容量種別スイッチ５−
１の値″１°′を出力する。制御回路９は、容量種別値
″′１”より、メモリ容量が５１２にであること′？−
識別し、最大アドレス値〔Ａ＋５１２＝５１２１をｇ士
算して、結果をデータバス１０を分乗して、基板１−１
の最大値レジスタ２に一、、薯き込む。

次に、１クロツク全供給し、セットＦＦ＝ｉＦＦ６−１
からＦＦ６−２に移す。前と同様に、容量種別信号のを
読み取るが、今度は“０”であるため、制御部９はこれ
’１２５６に容量の基板と判定し。

これから現基板までの最大アドレス値［５１２十２５６
）’ｅ計算し、これを基板６−２の最大値レジスタに書
き込む。

このようにして、各基板をスキャンしながら基板容量の
読み取りと累算と全行ない、順次、各基板の最大値レジ
スタをセットする。最後になり。

１クロツク供給したとき、基板未実装検出信号＠−１が
得られ、最大値レジスタのセット動作は終了する。この
ときのへの値が、メモリ装置の実装容置として認識され
ろ。

本装置ｉｆにおいてはメモリ基板の容量について考慮し
なくてもシェルフに実装できるが、スロットの位置は、
左かｌ−１（又は右から）願につめて実装しなければｔ
「らない。−香石（又は左）に実装された基板のスロッ
ト位置より左側（又は右側）にあきスロットがあっては
ならない。もし、途中に不良装填された基板があれば、
初期化段階で検出される。

次に、第５図により実行段階の動作を説明する。

第５図は、第３図の実施例回路中のｉ番目の基板につい
て、アドレス選択制御部分を、より詳細に示したもので
ある。同図中、２−ｉは最大値レジスタ、３−１は大小
比較器、４−ｆはＡＮＤゲ−１−，１７−ｉは基板実装
メモＩＪ　＝、示す。

前述したように１本実施例回路では、アドレスは２２ビ
ツトで構成されている。そのうち上位４ビツトが基板ア
ドレスとして使用されるが、ここでは、入力アドレスの
基板アドレスｉＮで表わす。

他方、最大値レジスタ２−１内の最大アドレス値Ａの上
位４ビツトをＡｉで表わし、同様に、ｉ−１番目の基板
ではＡ１−１で表わす。なお本図では。

最大値レジスタ２−ｉが、２２ビツトの畏さをもつもの
として示されているが、実際には４ピツト長あればよい
。

動作に際して、各基板の最大値レジスタには。

上述した初期化段階で、予め最大アドレス値がセントさ
れている。ここで、入力アドレスが与えられると、各基
板内の大小比較器は、同時に最大アドレス値と入力アド
レスとの大小比較を実行する。

図示のｉ番目の基板では、大小比較器３−１がＡｉとＮ
どの比較を行ない、Ａ、＞Ｈの場合にはＡＮＤ寥　− ゲート４−ｇに１”出力を与え、Ａ、（Ｎの場合には、
上位のｉ＋１番目の基板にアドレスオーバー信号”１”
を送る。

Ａ＞Ｎであれば、入力アドレスＮが、自基板の　− 最大アドレス値Ａ、より下位に位置していることが寥 いえるから、もしもこのとき下位のｉ−１番目の基板か
ら、アドレスオーバー信号（Ａ、−１＜Ｎ　）を −”１″が送られて′＠たならば、入力アドレスＮは、
　Ａ、　−１＜Ｎ　＜Ａ、、すなわち自基板の実装メモ
１　　　　　　　　　　−１ す１７−ｉに含まれるものと８識できる。ＡＮＤゲー１
−４−　ｉはこの論理を実行し、結果が１”であれば、
カード（あるいはチップ）セレクト信号Ｃ８を、基板実
装メモリー７−１に与える。

メモＩＪ１７−ｉは、信号Ｃ８が与えられたときイネー
ブル化され、入力アドレスの下位１８ビツトによるメモ
リアクセスの実行を可能にする。

比較結果がＡ、＜Ｎである場合には、入力アドレスＮが
、Ａ、より上位の基板のメモリに含まれることになるが
、上位のｉ＋１番目の基板に対して。

入力アドレスＮがＡ、以下には含擾れないというＴ１ 限値を知らせる必要があるため、大小比較器３−ｉのＡ
、＜Ｎ出力がｉ＋１番目の基板に送られる。

各基板における上述したアドレス判定動作では。

下位の基板からのＡ（Ｎ信号全必要とするが、Ａ〈Ｎ信
号は、各基板において独立的に発生されるものであるか
ら、Ａ＜Ｎ信号の伝播は起らず、動作時間にさほどの支
障は与えない。

以上説明したように２本実施例回路では、初期化段階に
おいて、制御回路あるいはＣＰＵが、装填された各基板
の容量種別を潤べて、各基板にアドレス領域を割当て、
そして割当てたアドレス範囲の情報を各基板に七ノドす
ることにより、実行段階では、各基板が並行して基板セ
レクトのための複雑なアドレス判定動作を高速に実行す
ることができる。

なお９本実施例は、基板容量の種別を２５６にと５１２
にの２種類のものについて説明したが、任意複数種類の
基板について適用できることはいうまでもない。その場
合、容蓋種別スイッチは、信号線数を増やすかコード化
するなど種別数に応じた表示機能をもつように構成され
る必要がある。また、たとえば２５６，５１２などの容
量情報をコードで直接表示させてもよい。

発明の詳細 な説明したように９本発明によれば、任意の容ｉ’＋も
つメモリ基板を、順序を考慮することなくシェルフに自
由に装填づき、メモリ装置の容量の増加、変更を容易に
するとともに、保守時の基板挿入ミスをなくシ、能率向
上を図ることができる。

【図面の簡単な説明】

第１図は従来のメモリアクセス方式の説明図。 第２図は本発明実施例の全体構成図、第３図は実施例に
おける初期化段階の動作部分の細部構成図。 第４図はその動作説明図、第５図は実施例における実行
段階時の動作部分の細部構成図である。 図中、　　１−１．　１−２．　　ｔ−ｉはメモリ基板
。 ２は最大値レジスタ、３は大小比較器、４および７はＡ
ＮＤゲートｔ　　５ｔｊ容量種別を表示する信号回路、
６はシフトレジスタを構成するフリップフロップ、９け
制御回路、＠は基板未実装検出信号。 のけ容量種別信号、■は基板セレクト信号を示す。 特許出願人　富士通株式会社 代理人弁理士　要否用　文　廣 （外１名）

Claims (1)

1. 【特許請求の範囲】 それぞれが任意の記憶容量を有する複数のメモリ基板と
   、制御回路とにより構成されるメモリ装置において、上
   記各メモリ基板上に、上記制御回路にメモリ基板毎のア
   ドレス範囲を割り当てさせるため当該メモリ基板に実装
   されているメモリの容量を表示する回路と、当該メモリ
   基板に割当てられたアドレスの最大値を格納する最大値
   レジスタと、該最大値レジスタに格納された最大値アド
   レスおよびメモリアクセスのための入力アドレスを比較
   し、入力アドレスが最大値アドレスに等シいかそれより
   も小さいときに第１の信号を出力し。 そ【７てその他の場合に第２の信号を出力する比較器と
   、該比較器が第１の信号を出力しかつ当該メモリ基板の
   下位に隣接するメモリ基板の比較器が第２の信号を出力
   したときに、当該メモリ基板を選択する信号を出力する
   手段とをそなえていることを特徴とするメモリ装置。