JPH01179293A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH01179293A JPH01179293A JP62335885A JP33588587A JPH01179293A JP H01179293 A JPH01179293 A JP H01179293A JP 62335885 A JP62335885 A JP 62335885A JP 33588587 A JP33588587 A JP 33588587A JP H01179293 A JPH01179293 A JP H01179293A
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- bit line
- semiconductor memory
- refresh
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型半導体記憶装置に関し、特
にそのセンスアンプの動作に関するものである。
にそのセンスアンプの動作に関するものである。
第４図は例えばＩ ＥＥＥ ジャーナル オブソリッ
ドーステート サーキソツ 第５Ｃ−１９巻。
ドーステート サーキソツ 第５Ｃ−１９巻。
第５号、 ６１９−６２３頁、 １９８４年１０月「
ア２Ｂ８Ｋ ＣＭＯＳ シュードスタティック Ｒ
Ａ Ｍ Ｊ （Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−
Ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｖｏｌ、５Ｃ−１９
＋ Ｎｏ、５゜ｐｐ、６１９−６２３． Ｏｃｔ、１９
８４ ” Ａ ２Ｂ８Ｋ ＣＭＯＳ Ｐｓｅｕｄｏｓｔ
ａｔｉｃ ＲＡＭ”）に示された従来のダイナミック型
半導体記憶装置のビット線及びセンスアンプ周辺を示す
図であり、４０１．４０２はビット線対ＢＬ。
ア２Ｂ８Ｋ ＣＭＯＳ シュードスタティック Ｒ
Ａ Ｍ Ｊ （Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−
Ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｖｏｌ、５Ｃ−１９
＋ Ｎｏ、５゜ｐｐ、６１９−６２３． Ｏｃｔ、１９
８４ ” Ａ ２Ｂ８Ｋ ＣＭＯＳ Ｐｓｅｕｄｏｓｔ
ａｔｉｃ ＲＡＭ”）に示された従来のダイナミック型
半導体記憶装置のビット線及びセンスアンプ周辺を示す
図であり、４０１．４０２はビット線対ＢＬ。
πＴ、４０３．４０４は上記ビット線対４０１゜４０２
に接続されたＮ型センスアンプを構成するトランジスタ
、４０５．４０６は上記ビット線対４０１．４０２に接
続されたＰ型センスアンプを構成するトランジスタ、４
０７は上記Ｎ型センスアンプを活性化するＮ型トランジ
スタ、４０８は上記Ｐ型センスアンプを活性化するＰ型
トランジスタである。４０９は転送用トランジスタ、４
１）は記憶用キャパシタであり、これらによりビット線
４０１に接続されたメモリセル１ビツト分を構成し、４
１０と４１２は同じくビット線４０２に接続されたメモ
リセル１ビツト分であり、この図では省略されているが
、これと同じ構成のメモリセルが複数個ビット線ＢＬ及
び「Ｉに接続されている。また、４１３は前記ビット線
対Ｂｔ、、ｆｆｉ［を短絡するためのＮ型トランジスタ
である。
に接続されたＮ型センスアンプを構成するトランジスタ
、４０５．４０６は上記ビット線対４０１．４０２に接
続されたＰ型センスアンプを構成するトランジスタ、４
０７は上記Ｎ型センスアンプを活性化するＮ型トランジ
スタ、４０８は上記Ｐ型センスアンプを活性化するＰ型
トランジスタである。４０９は転送用トランジスタ、４
１）は記憶用キャパシタであり、これらによりビット線
４０１に接続されたメモリセル１ビツト分を構成し、４
１０と４１２は同じくビット線４０２に接続されたメモ
リセル１ビツト分であり、この図では省略されているが
、これと同じ構成のメモリセルが複数個ビット線ＢＬ及
び「Ｉに接続されている。また、４１３は前記ビット線
対Ｂｔ、、ｆｆｉ［を短絡するためのＮ型トランジスタ
である。
また、第６図は従来のダイナミック型半導体記憶装置の
ビット線及びセンスアンプ周辺の別の例を示す図であり
、６０１，６０２はビット線対ＢＬ、ＢＬ、６０３，６
０４は上記ビット線対６０１．６０２に接続されたＮ型
センスアンプを構成するトランジスタ、６０５，６０６
は上記ビット線対６０１，６０２に接続されたＰ型セン
スアンプを構成するトランジスタ、６０７は上記Ｎ型セ
ンスアンプを活性化するＮ型トランジスタ、６０８は上
記Ｐ型センスアンプを活性化するＰ型トランジスタであ
る。６０９と６１）は上記第４図における４０９と４１
）に相当するビット線６０１に接続されたメモリセル１
ビツト分、６１０と６１２は同じくビット線６０２に接
続されたメモリセル１ビツト分であり、第４図の例と同
じく、メモリセルは複数個ピッ）＆ｌＬ及びＷ王に接続
されている。また、６１３は前記ビット線対ＢＬ。
ビット線及びセンスアンプ周辺の別の例を示す図であり
、６０１，６０２はビット線対ＢＬ、ＢＬ、６０３，６
０４は上記ビット線対６０１．６０２に接続されたＮ型
センスアンプを構成するトランジスタ、６０５，６０６
は上記ビット線対６０１，６０２に接続されたＰ型セン
スアンプを構成するトランジスタ、６０７は上記Ｎ型セ
ンスアンプを活性化するＮ型トランジスタ、６０８は上
記Ｐ型センスアンプを活性化するＰ型トランジスタであ
る。６０９と６１）は上記第４図における４０９と４１
）に相当するビット線６０１に接続されたメモリセル１
ビツト分、６１０と６１２は同じくビット線６０２に接
続されたメモリセル１ビツト分であり、第４図の例と同
じく、メモリセルは複数個ピッ）＆ｌＬ及びＷ王に接続
されている。また、６１３は前記ビット線対ＢＬ。
１工を短絡するための、６１４．６１５はビット線対Ｂ
Ｌ、ＢＬを短絡したときにこれらをビット線プリチャー
ジ電位にするための電源に接続するための、それぞれＮ
型トランジスタである。
Ｌ、ＢＬを短絡したときにこれらをビット線プリチャー
ジ電位にするための電源に接続するための、それぞれＮ
型トランジスタである。
また、第７図はＩ ＥＥＥ ジャーナル オブソリソ
ドーステート サーキソッ 第５ｃ−２２８゜第５号、
８６１−８６７頁、 １９８７年１０月「ア ファ
スト２５６ＫＸ４ ＣＭＯＳ ＤＲＡＭ ウィズ
ア ディストリビューティフド センス アンド ユニ
ーク リストア サーキットＪ （Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃｔｒｃｕｊｔｓ、
Ｖｏｌ、５Ｃ−２２，Ｎｏ、５＋ ｐｐ、８６Ｌ８６７
、 Ｏｃｔ、１９８７ ” Ａ Ｆａｓｔ ２５
６ＫＸ４ ＣＭＯＳ ＤＲＡＭ ｗｉｔｈ ａ
Ｄｉｓｔｒｉｂｕｔｅｄ ５ｅｎｓｅ ａｎｄ Ｕｎｉ
ｑｕｅ Ｒｅ５ｔｏｒｅ Ｃ１ｒｃｕｉｔ”）に示され
たビット線プリチャージ電位発生回路を示す図であり、
２０１はビット線プリチャージ電位発生回路本体、２０
２はビット線プリチャージ電位■１の出力端、２０３は
電源電圧供給端、２０４は接地電位供給端、７０１，７
０２はそれぞれ出力段のエンハンスメント型のＮ型、Ｐ
型トランジスタ、７０３，７０４はエンハンスメント型
のＮ型トランジスタ、７０５．７０６はエンハンスメン
ト型のＰ型トランジスタ、７０７ないし７１０は同一の
抵抗値の抵抗である。
ドーステート サーキソッ 第５ｃ−２２８゜第５号、
８６１−８６７頁、 １９８７年１０月「ア ファ
スト２５６ＫＸ４ ＣＭＯＳ ＤＲＡＭ ウィズ
ア ディストリビューティフド センス アンド ユニ
ーク リストア サーキットＪ （Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃｔｒｃｕｊｔｓ、
Ｖｏｌ、５Ｃ−２２，Ｎｏ、５＋ ｐｐ、８６Ｌ８６７
、 Ｏｃｔ、１９８７ ” Ａ Ｆａｓｔ ２５
６ＫＸ４ ＣＭＯＳ ＤＲＡＭ ｗｉｔｈ ａ
Ｄｉｓｔｒｉｂｕｔｅｄ ５ｅｎｓｅ ａｎｄ Ｕｎｉ
ｑｕｅ Ｒｅ５ｔｏｒｅ Ｃ１ｒｃｕｉｔ”）に示され
たビット線プリチャージ電位発生回路を示す図であり、
２０１はビット線プリチャージ電位発生回路本体、２０
２はビット線プリチャージ電位■１の出力端、２０３は
電源電圧供給端、２０４は接地電位供給端、７０１，７
０２はそれぞれ出力段のエンハンスメント型のＮ型、Ｐ
型トランジスタ、７０３，７０４はエンハンスメント型
のＮ型トランジスタ、７０５．７０６はエンハンスメン
ト型のＰ型トランジスタ、７０７ないし７１０は同一の
抵抗値の抵抗である。
次に、第４図の回路の動作について、第５図の動作波形
を用いて説明する。まず、信号ＲＡＳが“Ｈ”すなわち
オフタイム期間はセンスアンプ活性化信号φＳＮ＋
φＳ、を活性状態、つまり信号φＳ、を”Ｈ”９信号φ
Ｓ、をＬ”にしておき、トランジスタ４０３〜４０６で
構成されるセンスアンプを活性状態にして、ビット線対
ＢＬ、ＢＬの一方を“Ｈ”、もう一方を“Ｌ”に保持し
ておく。次に、信号ＲＡＳが“Ｌ”すなわちアクティブ
期間には前記センスアンプを非活性にした後、ビット線
イコライズ信号ＢＬＥＱを一旦“Ｈ”にしてビット線対
間を短絡し、ビット線ＢＬ、■工の電位を共に“Ｈ”と
“Ｌ”の中間電位（ブリチャージ電位）にし、その後信
号ＢＬＥＱを“Ｌ″にしてワード線駆動信号φＷＬを立
ち上げて目的のメモリセルの情報をビット線ＢＬまたは
ＢＬに読み出すと該ビット線ＢＬまたはＢＬの電位はメ
モリセルの情報に従い、前記プリチャージ電位かられず
かに“Ｌ”またはＨ”へ変化する。一方、ビット線ＢＬ
またはＢＬの電位は前記プリチャージ電位のまま保たれ
る。この状態でセンスアンプを再び活性化すると、ビッ
ト線ＢＬとＢＬの電位差が増巾されてビットｖＡＢＬ、
ＢＬは“Ｈ”。
を用いて説明する。まず、信号ＲＡＳが“Ｈ”すなわち
オフタイム期間はセンスアンプ活性化信号φＳＮ＋
φＳ、を活性状態、つまり信号φＳ、を”Ｈ”９信号φ
Ｓ、をＬ”にしておき、トランジスタ４０３〜４０６で
構成されるセンスアンプを活性状態にして、ビット線対
ＢＬ、ＢＬの一方を“Ｈ”、もう一方を“Ｌ”に保持し
ておく。次に、信号ＲＡＳが“Ｌ”すなわちアクティブ
期間には前記センスアンプを非活性にした後、ビット線
イコライズ信号ＢＬＥＱを一旦“Ｈ”にしてビット線対
間を短絡し、ビット線ＢＬ、■工の電位を共に“Ｈ”と
“Ｌ”の中間電位（ブリチャージ電位）にし、その後信
号ＢＬＥＱを“Ｌ″にしてワード線駆動信号φＷＬを立
ち上げて目的のメモリセルの情報をビット線ＢＬまたは
ＢＬに読み出すと該ビット線ＢＬまたはＢＬの電位はメ
モリセルの情報に従い、前記プリチャージ電位かられず
かに“Ｌ”またはＨ”へ変化する。一方、ビット線ＢＬ
またはＢＬの電位は前記プリチャージ電位のまま保たれ
る。この状態でセンスアンプを再び活性化すると、ビッ
ト線ＢＬとＢＬの電位差が増巾されてビットｖＡＢＬ、
ＢＬは“Ｈ”。
Ｌ″に固定され、セルのリフレッシュ及び読み出し動作
が完了する。その後、信号ＲＡＳを“Ｈ“にすると、ア
クティブサイクルは終了し、信号φＷＬが“Ｌ′になっ
て選択されていたトランスファゲートは閉じる。しかし
、センスアンプは次のアクティブ期間が始まるまで活性
状態のまま保持され、アクティブ期間に入ると再び前記
の動作を行なう。
が完了する。その後、信号ＲＡＳを“Ｈ“にすると、ア
クティブサイクルは終了し、信号φＷＬが“Ｌ′になっ
て選択されていたトランスファゲートは閉じる。しかし
、センスアンプは次のアクティブ期間が始まるまで活性
状態のまま保持され、アクティブ期間に入ると再び前記
の動作を行なう。
このような構成のダイナミック型半導体記憶装置は構造
が簡単であるが、最近のダイナミック型半導体記憶装置
でよく用いられるメモリセルアレイの分割動作すなわち
ビット線の充放電を入力アドレスに関係した一部分（例
えば１／２．３／４．１／４など）のブロックのみにつ
いて行ない、動作特電流の低減をはかる構成に適用しよ
うとすると、アドレスデコードが完了しないとビット線
イコライズ信号を６Ｈ″にできないのでアクセスが遅れ
る。
が簡単であるが、最近のダイナミック型半導体記憶装置
でよく用いられるメモリセルアレイの分割動作すなわち
ビット線の充放電を入力アドレスに関係した一部分（例
えば１／２．３／４．１／４など）のブロックのみにつ
いて行ない、動作特電流の低減をはかる構成に適用しよ
うとすると、アドレスデコードが完了しないとビット線
イコライズ信号を６Ｈ″にできないのでアクセスが遅れ
る。
また、第６図ないし第８図に示す別の従来例では、ワー
ド線が閉じると直ちにセンスアンプを非活性状態にし、
ビット線間を短絡するので、メモリセルアレイの分割動
作を行なっていても、入力アドレスのデコードが終了す
ると直ちに選択されたブロックのビット線イコライズ信
号ＢＬＥＱを“Ｌ”にして、ワード線駆動信号φＷＬを
立ち上げることができるのでアクセスの遅れはない。し
かし、この構成にすると、信号ＲＡＳが“Ｈ”の期間が
長いとリーク電流等の影響で、ビット線対の電位が“Ｈ
”と“Ｌ”の中間電位であるプリチャージ電位からずれ
てくる。そこで、これを保障するために例えば第７図の
ようなビット線プリチャージ電位発生回路が必要になる
。この回路はＮ型トランジスタ７０１，７０３，７０４
のしきい値電圧を■、□ （＞０） 、Ｐ型トランジス
タ７０２．７０５．７０６（７）しきい値電圧をＶｔｏ
＋ｐ （＜Ｏ）、電源電圧をｖｃｃとすると、ノード
７１）はＶｃｃ／ ２ ＋ Ｖｔｏ、４．ノード７１２
はＶｃｃ／２＋ＶＴＩＰとなるので、ノード２０２がＶ
ｃｅ／２以下になるとトランジスタ７０１が導通し、ト
ランジスタ７０２が非導通になり、ノード２０２の電位
を上げる働きをし、ノード２０２がｖｃｃ／２以上であ
ると同様にしてノード２０２の電位を下げる。
ド線が閉じると直ちにセンスアンプを非活性状態にし、
ビット線間を短絡するので、メモリセルアレイの分割動
作を行なっていても、入力アドレスのデコードが終了す
ると直ちに選択されたブロックのビット線イコライズ信
号ＢＬＥＱを“Ｌ”にして、ワード線駆動信号φＷＬを
立ち上げることができるのでアクセスの遅れはない。し
かし、この構成にすると、信号ＲＡＳが“Ｈ”の期間が
長いとリーク電流等の影響で、ビット線対の電位が“Ｈ
”と“Ｌ”の中間電位であるプリチャージ電位からずれ
てくる。そこで、これを保障するために例えば第７図の
ようなビット線プリチャージ電位発生回路が必要になる
。この回路はＮ型トランジスタ７０１，７０３，７０４
のしきい値電圧を■、□ （＞０） 、Ｐ型トランジス
タ７０２．７０５．７０６（７）しきい値電圧をＶｔｏ
＋ｐ （＜Ｏ）、電源電圧をｖｃｃとすると、ノード
７１）はＶｃｃ／ ２ ＋ Ｖｔｏ、４．ノード７１２
はＶｃｃ／２＋ＶＴＩＰとなるので、ノード２０２がＶ
ｃｅ／２以下になるとトランジスタ７０１が導通し、ト
ランジスタ７０２が非導通になり、ノード２０２の電位
を上げる働きをし、ノード２０２がｖｃｃ／２以上であ
ると同様にしてノード２０２の電位を下げる。
なお、この回路は電源→抵抗７０７→トランジスタ７０
３−トランジスタ７０４−抵抗７０８−接地及び電源−
抵抗７０９−１−ランジスタフ０５−トランジスタ７０
６→抵抗７１０→接地を通る電流、及びトランジスタ７
０１，７０２を流れるサブスレッシッホールド電流が定
常的に流れており、スタンバイ電流が増える。
３−トランジスタ７０４−抵抗７０８−接地及び電源−
抵抗７０９−１−ランジスタフ０５−トランジスタ７０
６→抵抗７１０→接地を通る電流、及びトランジスタ７
０１，７０２を流れるサブスレッシッホールド電流が定
常的に流れており、スタンバイ電流が増える。
一方、最近の携帯用パーソナルコンピュータ等の普及に
より、ダイナミック型半導体記憶装置においても電流に
よる記憶保持を行なうために記憶保持に要する電流を低
減させる必要が生じてきた。
より、ダイナミック型半導体記憶装置においても電流に
よる記憶保持を行なうために記憶保持に要する電流を低
減させる必要が生じてきた。
ダイナミック型半導体記憶装置における記憶保持は通常
は該半導体記憶装置をスタンバイ状態にし、必要最小値
の回数のりフレソシエ動作を行なうので、記憶保持に要
する電流を減らすにはスタンバイ電流とリフレッシュ電
流のどちらかまたは両方を減らす必要があるが、前記の
ビット線プリチャージ電位発生回路に流れる定常電流は
スタンバイ電流とリフレッシュ電流の両方を増やすこと
になる。
は該半導体記憶装置をスタンバイ状態にし、必要最小値
の回数のりフレソシエ動作を行なうので、記憶保持に要
する電流を減らすにはスタンバイ電流とリフレッシュ電
流のどちらかまたは両方を減らす必要があるが、前記の
ビット線プリチャージ電位発生回路に流れる定常電流は
スタンバイ電流とリフレッシュ電流の両方を増やすこと
になる。
従来のダイナミック型半導体記憶装置は以上のように構
成されているので、動作特電流を低減しようとするとノ
ーマルサイクルでのアクセスが遅れ、それを防止しよう
とする゛と記憶保持に要する電流が増えるという問題点
があった。
成されているので、動作特電流を低減しようとするとノ
ーマルサイクルでのアクセスが遅れ、それを防止しよう
とする゛と記憶保持に要する電流が増えるという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、ノーマルサイクルでアクセスの遅れがなく、
動作特電流を減らし、記憶保持に要する電流も減らすこ
とのできるダイナミック型半導体記憶装置を得ることを
目的とする。
たもので、ノーマルサイクルでアクセスの遅れがなく、
動作特電流を減らし、記憶保持に要する電流も減らすこ
とのできるダイナミック型半導体記憶装置を得ることを
目的とする。
この発明に係るダイナミック型半導体記憶装置は、リフ
レッシュモード時には、入力アドレスに従って選択ブロ
ックを決定し該ブロックに属するビット線対のみを短絡
した後、該ブロックに属するワード線を駆動し、さらに
センスアンプを活性化し、また、ノーマルモード時には
、全ビット線対を短絡した後、選択ブロックを決定し該
ブロックに属するワード線を駆動し、さらにセンスアン
プを活性化するようにしたものである。
レッシュモード時には、入力アドレスに従って選択ブロ
ックを決定し該ブロックに属するビット線対のみを短絡
した後、該ブロックに属するワード線を駆動し、さらに
センスアンプを活性化し、また、ノーマルモード時には
、全ビット線対を短絡した後、選択ブロックを決定し該
ブロックに属するワード線を駆動し、さらにセンスアン
プを活性化するようにしたものである。
この発明においては、リフレッシュモード時には、選択
ブロックを決定し該ブロックに属するビット線対のみを
短絡した後、リフレッシュ動作を行ない、また、ノーマ
ルモード時には、全ビット線対を短絡した後、選択ブロ
ックを決定し読み書き動作を行なうことにより、オフタ
イム期間中にセンスアンプが活性状態のまま保持される
ブロックが増し、ビット線プリチャージ電位発生回路の
パワーカットを行なうことができる。
ブロックを決定し該ブロックに属するビット線対のみを
短絡した後、リフレッシュ動作を行ない、また、ノーマ
ルモード時には、全ビット線対を短絡した後、選択ブロ
ックを決定し読み書き動作を行なうことにより、オフタ
イム期間中にセンスアンプが活性状態のまま保持される
ブロックが増し、ビット線プリチャージ電位発生回路の
パワーカットを行なうことができる。
以下、この発明の一実施例を図について説明する。第１
図は従来のダイナミック型半導体記憶装置を示した第６
図とほぼ同じ図であり、１０１゜１０２はビット線対Ｂ
Ｌ、ＢＬ″、１０３ないし１０６はセンスアンプを構成
するトランジスタ、１０７．１０８はセンスアンプ活性
用トランジスタ、１０９ないし１）２はメモリセルを形
成するトランジスタ及びキャパシタである。１）３はビ
ット線短絡用トランジスタであり、ビット線イコライズ
信号ＢＬＥＱによって制御され、１）４．１）５はビッ
ト線の電位を一定電位に固定するためのトランジスタで
あり、ビット線ホールド信号ＢＬＨＤによって制御され
、１）６はビット線にプリチャージ電位を供給するため
のＶＥＩＬラインである。
図は従来のダイナミック型半導体記憶装置を示した第６
図とほぼ同じ図であり、１０１゜１０２はビット線対Ｂ
Ｌ、ＢＬ″、１０３ないし１０６はセンスアンプを構成
するトランジスタ、１０７．１０８はセンスアンプ活性
用トランジスタ、１０９ないし１）２はメモリセルを形
成するトランジスタ及びキャパシタである。１）３はビ
ット線短絡用トランジスタであり、ビット線イコライズ
信号ＢＬＥＱによって制御され、１）４．１）５はビッ
ト線の電位を一定電位に固定するためのトランジスタで
あり、ビット線ホールド信号ＢＬＨＤによって制御され
、１）６はビット線にプリチャージ電位を供給するため
のＶＥＩＬラインである。
また、第２図は前記ＶＩＩＬライン１）６に一定電位を
固定するためのメモリアレイの分割動作の分割ブロック
ごとに設けられるビット線プリチャージ電位発生回路を
示す図であり、第７図に示した回路２０１にパワーカッ
ト用にＮ型トランジスタ２０６、Ｐ型トランジスタ２０
５とインバータ回路２０７を付加したものである。また
、パワーカットクロックφＶＩＩＬは該中間電位発生回
路において、少なくとも該中間電位発生回路の属するブ
ロックの信号Ｂ Ｌ ＨＤがＨ″のときにはφＶＩＩＬ
”“Ｈ”となるもので、節単にはφＶ、Ｌ＝ＢＬＨＤで
良い。
固定するためのメモリアレイの分割動作の分割ブロック
ごとに設けられるビット線プリチャージ電位発生回路を
示す図であり、第７図に示した回路２０１にパワーカッ
ト用にＮ型トランジスタ２０６、Ｐ型トランジスタ２０
５とインバータ回路２０７を付加したものである。また
、パワーカットクロックφＶＩＩＬは該中間電位発生回
路において、少なくとも該中間電位発生回路の属するブ
ロックの信号Ｂ Ｌ ＨＤがＨ″のときにはφＶＩＩＬ
”“Ｈ”となるもので、節単にはφＶ、Ｌ＝ＢＬＨＤで
良い。
次に、第３図に示す動作波形を用いて本実施例による回
路の動作について説明する。この実施例では、外部に一
旧］端子を設け、■π１＝“Ｈ”のときに信号πＸ１を
“Ｌ”にすると通常のリードサイクルまたはライトサイ
クル、ＲＥＦ＝ ” Ｌ”にするとリフレ・ソシェモー
ドに入り、このときに信号ＲＡＳをＬ″にするとりフレ
ッシュ動作を行なうものとする。なお、メモリセルアレ
イ全体がブロック１とブロック２０２つに分割され、ブ
ロック１とブロック２は同時には片方しか動作しないす
なわち２分割動作を行なうものとする。
路の動作について説明する。この実施例では、外部に一
旧］端子を設け、■π１＝“Ｈ”のときに信号πＸ１を
“Ｌ”にすると通常のリードサイクルまたはライトサイ
クル、ＲＥＦ＝ ” Ｌ”にするとリフレ・ソシェモー
ドに入り、このときに信号ＲＡＳをＬ″にするとりフレ
ッシュ動作を行なうものとする。なお、メモリセルアレ
イ全体がブロック１とブロック２０２つに分割され、ブ
ロック１とブロック２は同時には片方しか動作しないす
なわち２分割動作を行なうものとする。
まず、ノーマルモード時には、アクティブサイクルに入
るとまず全ビット線をビット線プリチャージ電位にする
ために全てのブロックの信号ＢＬＥＱ及びＢＬＨＤを＠
Ｈ”にし、入力アドレスのデコードを行ない、選択する
べきブロックが決定すると、該ブロックの信号ＢＬＥＱ
及びＢＬＨＤを１Ｌ″にし、しかる後に該ブロックのワ
ード線駆動とセンスアンプの活性化を行ない、情報の読
み書きを行なう。
るとまず全ビット線をビット線プリチャージ電位にする
ために全てのブロックの信号ＢＬＥＱ及びＢＬＨＤを＠
Ｈ”にし、入力アドレスのデコードを行ない、選択する
べきブロックが決定すると、該ブロックの信号ＢＬＥＱ
及びＢＬＨＤを１Ｌ″にし、しかる後に該ブロックのワ
ード線駆動とセンスアンプの活性化を行ない、情報の読
み書きを行なう。
次に、リフレッシュモード時には、アクティブサイクル
に入った後、まずアドレスのデコードを行ない、選択す
べきブロックが決定し、その後膣ブロックのみの信号Ｂ
ＬＥＱを“Ｈ″にして、ビット線対が同電位になった時
点で前記信号ＢＬＥＱを“Ｌ′にして、しかる後に該ブ
ロックのワード線駆動とセンスアンプの活性化を行ない
、リフレッシュ動作を行なう。
に入った後、まずアドレスのデコードを行ない、選択す
べきブロックが決定し、その後膣ブロックのみの信号Ｂ
ＬＥＱを“Ｈ″にして、ビット線対が同電位になった時
点で前記信号ＢＬＥＱを“Ｌ′にして、しかる後に該ブ
ロックのワード線駆動とセンスアンプの活性化を行ない
、リフレッシュ動作を行なう。
また、オフタイム期間中は、直前のアクティブサイクル
において活性状態にあるセンスアンプは活性状態のまま
保持する。また同じ（非活性状態にあるものは非活性状
態のまま保持し、さらにビット線をビット線プリチャー
ジ電位発生回路に接続する。
において活性状態にあるセンスアンプは活性状態のまま
保持する。また同じ（非活性状態にあるものは非活性状
態のまま保持し、さらにビット線をビット線プリチャー
ジ電位発生回路に接続する。
従って、ノーマルモード後のオフタイム期間には、ただ
一つのブロックのセンスアンプのみが活性状態になり、
他はＢＬＨＤ＝″Ｈ”になっている。一方、リフレッシ
ュモード後のオフタイム期間は、複数のブロックのセン
スアンプが活性状態になる可能性があり、各ブロックを
少なくとも１回ずつリフレッシュした後は全ブロックの
センスアンプが活性状態のまま保持され、ビット線プリ
チャージ電位発生回路をパワーカットすることができる
。
一つのブロックのセンスアンプのみが活性状態になり、
他はＢＬＨＤ＝″Ｈ”になっている。一方、リフレッシ
ュモード後のオフタイム期間は、複数のブロックのセン
スアンプが活性状態になる可能性があり、各ブロックを
少なくとも１回ずつリフレッシュした後は全ブロックの
センスアンプが活性状態のまま保持され、ビット線プリ
チャージ電位発生回路をパワーカットすることができる
。
リフレッシュモード時は、従来例でも述べたように信号
ＢＬＥＱを立ち上げるのはアドレスのデコード終了後で
あるので信号ＲＡＳを′Ｌ”にしてからセンスアンプが
決まるまでの時間は、ノーマルモード時に比べて長くな
るが、リフレッシュモード時には情報の読み書きは行な
わないので全く問題はない。また、チップ上にリフレッ
シュアドレスカウンタを内蔵し、リフレッシュモード時
にはそれによってリフレッシュアドレスを決定する場合
には、あらかじめアドレスデコードが可能なので、ノー
マルモード時と同じタイミングでリフレッシュ動作を行
なうこともできる。
ＢＬＥＱを立ち上げるのはアドレスのデコード終了後で
あるので信号ＲＡＳを′Ｌ”にしてからセンスアンプが
決まるまでの時間は、ノーマルモード時に比べて長くな
るが、リフレッシュモード時には情報の読み書きは行な
わないので全く問題はない。また、チップ上にリフレッ
シュアドレスカウンタを内蔵し、リフレッシュモード時
にはそれによってリフレッシュアドレスを決定する場合
には、あらかじめアドレスデコードが可能なので、ノー
マルモード時と同じタイミングでリフレッシュ動作を行
なうこともできる。
なお、上記実施例では、リフレッシュモードをＲＥＦと
ＲＡＳによって制御したが、これは一部の６４にビット
ＤＲＡＭに用いられたＲＥＦ端子のみによる制御や、２
５６にビットＤＲＡＭやＩＭビットＤＲＡＭで広く用い
られているστ下ビフォアＲＡＳのようなタイミングに
よる制御でも、またその他の外部端子のレベルや、タイ
ミングシーケンスによる方法等でも良い。また、上記実
施例中にも述べたように、チップ内にリフレッシュアド
レスカウンタを内蔵し、それによってリフレッシュアド
レスを決定しても良い。さらに、電子通信学会論文誌、
８３年１月、第Ｊ６６−Ｃ巻、第１号、 ６２−６９頁
（Ｖｏｌ、Ｊ６６−Ｃ，Ｎｏ、１． ｐｐ、６２−６９
）Ａｕｔｏ／５ｅｌｆ Ｒｅｆｒｅｓｈ機能内＠６４に
ｂｉｔ ＭＯＳダイナミックＲＡＭ″に示されている
ように、チップ内にタイマを内蔵し、そのタイマによっ
てリフレッシュ動作の間隔を制御しても良い。
ＲＡＳによって制御したが、これは一部の６４にビット
ＤＲＡＭに用いられたＲＥＦ端子のみによる制御や、２
５６にビットＤＲＡＭやＩＭビットＤＲＡＭで広く用い
られているστ下ビフォアＲＡＳのようなタイミングに
よる制御でも、またその他の外部端子のレベルや、タイ
ミングシーケンスによる方法等でも良い。また、上記実
施例中にも述べたように、チップ内にリフレッシュアド
レスカウンタを内蔵し、それによってリフレッシュアド
レスを決定しても良い。さらに、電子通信学会論文誌、
８３年１月、第Ｊ６６−Ｃ巻、第１号、 ６２−６９頁
（Ｖｏｌ、Ｊ６６−Ｃ，Ｎｏ、１． ｐｐ、６２−６９
）Ａｕｔｏ／５ｅｌｆ Ｒｅｆｒｅｓｈ機能内＠６４に
ｂｉｔ ＭＯＳダイナミックＲＡＭ″に示されている
ように、チップ内にタイマを内蔵し、そのタイマによっ
てリフレッシュ動作の間隔を制御しても良い。
また、ビット線プリチャージ電位発生回路も第２図に示
したもののみではなく、パワーダウンの機能をもつもの
であれば他のどのような回路を用いても良い。
したもののみではなく、パワーダウンの機能をもつもの
であれば他のどのような回路を用いても良い。
以上のように、この発明に係るダイナミック型半導体記
憶装置によれば、リフレッシュモード時には、選択ブロ
ックを決定した後、リフレッシュ開始時に該ブロックに
属するビット線対間の短絡を行ない、また、ノーマルモ
ード時には全ビット線対間の短絡を行なった後、選択ブ
ロックを決定するようにしたので、ピッＩ−＆ｉプリチ
ャージ電位発生回路のパワーカットを行なうことができ
、ノーマルサイクルでのアクセスの遅れがなく動作特電
流を減らしたものにおいても、記憶保持に要する電流の
低減をはかれる効果がある。
憶装置によれば、リフレッシュモード時には、選択ブロ
ックを決定した後、リフレッシュ開始時に該ブロックに
属するビット線対間の短絡を行ない、また、ノーマルモ
ード時には全ビット線対間の短絡を行なった後、選択ブ
ロックを決定するようにしたので、ピッＩ−＆ｉプリチ
ャージ電位発生回路のパワーカットを行なうことができ
、ノーマルサイクルでのアクセスの遅れがなく動作特電
流を減らしたものにおいても、記憶保持に要する電流の
低減をはかれる効果がある。
第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置のビット線及びセンスアンプ周辺を示す回路
図、第２図はこれと組み合わせて用いるビット線プリチ
ャージ電位発生回路を示す図、第３図はこの発明の一実
施例によるダイナミック型半導体記憶装置の動作波形図
、第４図は従来のダイナミック型半導体記憶装置のビッ
ト線及びセンスアンプ周辺を示す回路図、第５図はその
動作波形図、第６図は従来の別のダイナミ７り型半導体
記憶装置のビット線及びセンスアンプ周辺を示す回路図
、第７図はそのビット線プリチャージ電位発生回路を示
す図、第８図はその動作波形図である。 １０１．１０２はビット線、１０３ないし１０６はラッ
チ型センスアンプを構成するトランジスタ、１０９，１
）０はメモリセルの転送用トランジスタ、１）１，１）
２はメモリセルの記憶用キャパシタ、ＷＬ、、ＷＬ、は
ワード線、ＢＬＥＱはビット線イコライズ信号、φＷＬ
はワード線駆動信号、φＳＮＩ φＳｐはセンスアン
プ活性化信号である。 なお、図中、同一符号は同一、または相当部分を示す。
体記憶装置のビット線及びセンスアンプ周辺を示す回路
図、第２図はこれと組み合わせて用いるビット線プリチ
ャージ電位発生回路を示す図、第３図はこの発明の一実
施例によるダイナミック型半導体記憶装置の動作波形図
、第４図は従来のダイナミック型半導体記憶装置のビッ
ト線及びセンスアンプ周辺を示す回路図、第５図はその
動作波形図、第６図は従来の別のダイナミ７り型半導体
記憶装置のビット線及びセンスアンプ周辺を示す回路図
、第７図はそのビット線プリチャージ電位発生回路を示
す図、第８図はその動作波形図である。 １０１．１０２はビット線、１０３ないし１０６はラッ
チ型センスアンプを構成するトランジスタ、１０９，１
）０はメモリセルの転送用トランジスタ、１）１，１）
２はメモリセルの記憶用キャパシタ、ＷＬ、、ＷＬ、は
ワード線、ＢＬＥＱはビット線イコライズ信号、φＷＬ
はワード線駆動信号、φＳＮＩ φＳｐはセンスアン
プ活性化信号である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (4)
- （１）それぞれ多数のメモリセルが接続されたビット線
対と、上記メモリセルを選択するためのワード線と、上
記ビット線対に接続されたラッチ型センスアンプとを有
し、 複数のブロックに分割され、入力アドレスに従って上記
ワード線及び上記ラッチ型センスアンプを各ブロックご
とに動作させるダイナミック型半導体記憶装置において
、 情報のリフレッシュのみを行なうリフレッシュモード時
には、上記入力アドレスに従って選択ブロックを決定し
該ブロックに属するビット線対のみを短絡した後、該ブ
ロックに属するワード線を駆動し、さらにセンスアンプ
を活性化し、 情報の読み書きを行なうノーマルモード時には、全ビッ
ト線対を短絡した後、上記入力アドレスに従って選択ブ
ロックを決定し該ブロックに属するワード線を駆動し、
さらにセンスアンプを活性化する手段を備えたことを特
徴とするダイナミック型半導体記憶装置。 - （２）上記リフレッシュモードは内蔵されたカウンタを
用いてリフレッシュアドレスを決定するものであること
を特徴とする特許請求の範囲第１項記載のダイナミック
型半導体記憶装置。 - （３）上記リフレッシュアドレスを決定するカウンタの
出力の下位のビットが上記ブロックを選択するためのア
ドレス信号を発生するアドレスバッファに入力されるこ
とを特徴とする特許請求の範囲第２項記載のダイナミッ
ク型半導体記憶装置。 - （４）上記リフレッシュモードは内蔵されたタイマを用
いて自動的に一定間隔でリフレッシュ動作を行なうもの
であることを特徴とする特許請求の範囲第１項記載のダ
イナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335885A JPH01179293A (ja) | 1987-12-28 | 1987-12-28 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335885A JPH01179293A (ja) | 1987-12-28 | 1987-12-28 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179293A true JPH01179293A (ja) | 1989-07-17 |
Family
ID=18293464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62335885A Pending JPH01179293A (ja) | 1987-12-28 | 1987-12-28 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228288A (ja) * | 1990-01-31 | 1991-10-09 | Nec Ic Microcomput Syst Ltd | ディジット・バランス・プリチャージ回路 |
| JPH0474383A (ja) * | 1990-07-13 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
-
1987
- 1987-12-28 JP JP62335885A patent/JPH01179293A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228288A (ja) * | 1990-01-31 | 1991-10-09 | Nec Ic Microcomput Syst Ltd | ディジット・バランス・プリチャージ回路 |
| JPH0474383A (ja) * | 1990-07-13 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
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