JPH0713861B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0713861B2 JPH0713861B2 JP63308106A JP30810688A JPH0713861B2 JP H0713861 B2 JPH0713861 B2 JP H0713861B2 JP 63308106 A JP63308106 A JP 63308106A JP 30810688 A JP30810688 A JP 30810688A JP H0713861 B2 JPH0713861 B2 JP H0713861B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にダイナミック型
半導体記憶装置のビット線プリチャージ電圧の改良に関
するものである。
半導体記憶装置のビット線プリチャージ電圧の改良に関
するものである。
［従来の技術］ 第３図は一般のダイナミック型半導体記憶装置（以下DR
AMという）の構成の一例を示すブロック図である。図を
参照して、メモリセルアレイ101には複数のワード線
（図示せず）および複数のビット線（図示せず）が互い
に交差するように配置されており、それらのワード線と
ビット線との各交点にメモリセル（図示せず）が設けら
れている。メモリセルの選択はＸアドレスバッファ・デ
コーダ102によって選択された１つのワード線とＹアド
レスバッファ・デコーダ103によって選択された１つの
ビット線との交点ごとに行なわれる。選択されたメモリ
セルにデータが書込まれたり、あるいはそのメモリセル
に保持されているデータが読出されたりするが、このデ
ータの書込／読出の指示はR/W制御回路104に与えられる
読出／書込制御信号（R/W）によって行なわれる。デー
タの書込時には、入力データ（Din）がR/W制御回路104
を介して選択されたメモリセルに入力される。一方、デ
ータの読出時には選択されたメモリセルに保持されてい
るデータが、センスアンプ105によって検出された後増
幅され、データ出力バッファ106を介して出力データ（D
out）として外部へ出力される。
AMという）の構成の一例を示すブロック図である。図を
参照して、メモリセルアレイ101には複数のワード線
（図示せず）および複数のビット線（図示せず）が互い
に交差するように配置されており、それらのワード線と
ビット線との各交点にメモリセル（図示せず）が設けら
れている。メモリセルの選択はＸアドレスバッファ・デ
コーダ102によって選択された１つのワード線とＹアド
レスバッファ・デコーダ103によって選択された１つの
ビット線との交点ごとに行なわれる。選択されたメモリ
セルにデータが書込まれたり、あるいはそのメモリセル
に保持されているデータが読出されたりするが、このデ
ータの書込／読出の指示はR/W制御回路104に与えられる
読出／書込制御信号（R/W）によって行なわれる。デー
タの書込時には、入力データ（Din）がR/W制御回路104
を介して選択されたメモリセルに入力される。一方、デ
ータの読出時には選択されたメモリセルに保持されてい
るデータが、センスアンプ105によって検出された後増
幅され、データ出力バッファ106を介して出力データ（D
out）として外部へ出力される。
第４図は従来のダイナミック型半導体記憶装置の１組の
ビット線対の部分を示した図であり、たとえば、“Ａ
288K CMOS Pseudostatic RAM"IEEE Journal of S
olid−State Circuits, Vol.SC−19,No.5,pp.619−62
3,October 1984に記載されている。
ビット線対の部分を示した図であり、たとえば、“Ａ
288K CMOS Pseudostatic RAM"IEEE Journal of S
olid−State Circuits, Vol.SC−19,No.5,pp.619−62
3,October 1984に記載されている。
図において、ビット線対BL,▼▼に交差するように
複数のワード線WLが配置されており、各ビット線BLまた
は▼▼と各ワード線WLとの交点にメモリセルMCが設
けられている。図においては、ビット線BLに接続された
１つのメモリセルMCとビット線▼▼に接続された１
つのメモリセルMCのみが示され、他のメモリセルは省略
されている。各メモリセルMCは、転送用トランジスタQS
と記憶用キャパシタＣとからなる。トランジスタQSはビ
ット線BLまたは▼▼と記憶用キャパシタＣとの間に
接続され、そのゲートはワード線WLに接続されている。
複数のワード線WLが配置されており、各ビット線BLまた
は▼▼と各ワード線WLとの交点にメモリセルMCが設
けられている。図においては、ビット線BLに接続された
１つのメモリセルMCとビット線▼▼に接続された１
つのメモリセルMCのみが示され、他のメモリセルは省略
されている。各メモリセルMCは、転送用トランジスタQS
と記憶用キャパシタＣとからなる。トランジスタQSはビ
ット線BLまたは▼▼と記憶用キャパシタＣとの間に
接続され、そのゲートはワード線WLに接続されている。
また、ビット線対BL,▼▼には、Ｎ型センスアンプN
SAとＰ型センスアンプPSAとが接続されている。Ｎ型セ
ンスアンプNSAは、Ｎチャンネル型MOSトランジスタQ1お
よびQ2からなる。トランジスタQ1はビット線▼▼と
ノードN1との間に接続され、そのゲートはビット線BLに
接続されている。トランジスタQ2はビット線BLとノード
N1との間に接続され、そのゲートはビット線▼▼に
接続されている。ノードN1はＮチャンネル型MOSトラン
ジスタQ3を介して接地電位に結合されており、トランジ
スタQ3のゲートにはセンスアンプ活性化信号φSNが与え
られる。Ｐ型センスアンプPSAは、Ｐチャンネル型MOSト
ランジスタQ4およびQ5からなる。トランジスタQ4はビッ
ト線▼▼とノードN2との間に接続され、そのゲート
はビット線BLに接続される。トランジスタQ5はビット線
BLとノードN2との間に接続され、そのゲートはビット線
▼▼に接続されている。ノードN2はＰチャンネル型
MOSトランジスタQ6を介して電源電位VCCに結合されてお
り、トランジスタQ6のゲートにはセンスアンプ活性化信
号φSPが与えられる。さらに、ビット線対BL,▼▼
間にはイコライズ用Ｎチャンネル型MOSトランジスタQ7
が接続されており、そのゲートにはイコライズ信号BLEQ
が与えられる。また、ビット線BLおよび▼▼の端部
の各々は、Ｎチャンネル型トランジスタQ8およびQ9を介
して、入出力線▲▼,I/Oにそれぞれ接続され、ト
ランジスタQ8およびQ9のゲートにはコラム選択信号Ｙが
与えられる。
SAとＰ型センスアンプPSAとが接続されている。Ｎ型セ
ンスアンプNSAは、Ｎチャンネル型MOSトランジスタQ1お
よびQ2からなる。トランジスタQ1はビット線▼▼と
ノードN1との間に接続され、そのゲートはビット線BLに
接続されている。トランジスタQ2はビット線BLとノード
N1との間に接続され、そのゲートはビット線▼▼に
接続されている。ノードN1はＮチャンネル型MOSトラン
ジスタQ3を介して接地電位に結合されており、トランジ
スタQ3のゲートにはセンスアンプ活性化信号φSNが与え
られる。Ｐ型センスアンプPSAは、Ｐチャンネル型MOSト
ランジスタQ4およびQ5からなる。トランジスタQ4はビッ
ト線▼▼とノードN2との間に接続され、そのゲート
はビット線BLに接続される。トランジスタQ5はビット線
BLとノードN2との間に接続され、そのゲートはビット線
▼▼に接続されている。ノードN2はＰチャンネル型
MOSトランジスタQ6を介して電源電位VCCに結合されてお
り、トランジスタQ6のゲートにはセンスアンプ活性化信
号φSPが与えられる。さらに、ビット線対BL,▼▼
間にはイコライズ用Ｎチャンネル型MOSトランジスタQ7
が接続されており、そのゲートにはイコライズ信号BLEQ
が与えられる。また、ビット線BLおよび▼▼の端部
の各々は、Ｎチャンネル型トランジスタQ8およびQ9を介
して、入出力線▲▼,I/Oにそれぞれ接続され、ト
ランジスタQ8およびQ9のゲートにはコラム選択信号Ｙが
与えられる。
第４図の回路の動作について、第５図の動作波形図を用
いて説明する。ロウアドレスストローブ信号▲▼
が「Ｈ」レベルのとき、すなわちオフタイム期間には、
センスアンプ活性化信号φSNが「Ｈ」レベル、センスア
ンプ活性化信号φSPが「Ｌ」レベルになり、センスアン
プNSAおよびPSAは活性状態になっている。これにより、
ビット線対BL,▼▼の一方の電位が「Ｈ」レベル、
他方の電位が「Ｌ」レベルに保持される。次に、ロウア
ドレスストローブ信号▲▼が「Ｌ」レベルのと
き、すなわちアクティブ期間には、まずセンスアンプ活
性化信号φSNを「Ｌ」レベル、センスアンプ活性化信号
φSPを「Ｈ」レベルにすることにより、センスアンプNS
AおよびPSAが非活性状態にされる。その後、イコライズ
信号BLEQが一旦「Ｈ」レベルにされ、ビット線対BL,▼
▼間が短絡される。これにより、ビット線BLおよび
▼▼の電位が共に「Ｈ」レベルと「Ｌ」レベルとの
中間電位（プリチャージ電位）になる。そして、イコラ
イズ信号BLEQが「Ｌ」レベルに戻されてビット線対の短
絡が解除された後、ワード線駆動信号φWLが電源電位V
CC（第５図で実線にて示されている）に立上がる。これ
により、選択されたワード線WLにそのトランジスタのゲ
ートが接続されたメモリセルMCの情報、すなわち電荷
が、対応するビット線BLまたは▼▼に読出され、ビ
ット線BLまたは▼▼の電位がメモリセルMCの情報に
従ってわずかに上昇または低下する。このとき、選択さ
れたメモリセルMCが接続されていない方のビット線BLま
たは▼▼の電位は、上述のプリチャージ電位のまま
保たれる。その後、センスアンプ活性化信号φSNが
「Ｈ」レベルにされ、かつセンスアンプ活性化信号φSP
が「Ｌ」レベルにされて、センスアンプNSAおよびPSAが
活性状態にされると、ビット線BLとビット線▼▼と
の間の電位差が増幅される。その結果、ビット線対BL,
▼▼のうち電位の高い方が「Ｈ」レベルに固定さ
れ、電位の低い方が「Ｌ」レベルに固定される。その
後、コラム選択信号Ｙが「Ｈ」レベルになるとトランジ
スタQ8およびQ9がオンとなり、ビット線対BL,▼▼
の電位が入出力線I/O,▲▼に読出され、外部との
情報のやりとりが行なわれる。その後ロウアドレススト
ローブ信号▲▼が「Ｈ」レベルに立上がるとアク
ティブ期間が終了しワード線駆動信号φWLが「Ｌ」レベ
ルに立下がる。これにより、選択されたワード線WLにそ
のトランジスタのゲートが接続されたメモリセルMCのト
ランジスタQSがオフする。しかし、センスアンプNSAお
よびPSAは、次のアクティブ期間が始まるまで活性状態
のまま保持される。そして、ロウアドレスストローブ信
号▲▼が「Ｌ」レベルとなってアクティブ期間に
なると再び上記の動作が行なわれる。
いて説明する。ロウアドレスストローブ信号▲▼
が「Ｈ」レベルのとき、すなわちオフタイム期間には、
センスアンプ活性化信号φSNが「Ｈ」レベル、センスア
ンプ活性化信号φSPが「Ｌ」レベルになり、センスアン
プNSAおよびPSAは活性状態になっている。これにより、
ビット線対BL,▼▼の一方の電位が「Ｈ」レベル、
他方の電位が「Ｌ」レベルに保持される。次に、ロウア
ドレスストローブ信号▲▼が「Ｌ」レベルのと
き、すなわちアクティブ期間には、まずセンスアンプ活
性化信号φSNを「Ｌ」レベル、センスアンプ活性化信号
φSPを「Ｈ」レベルにすることにより、センスアンプNS
AおよびPSAが非活性状態にされる。その後、イコライズ
信号BLEQが一旦「Ｈ」レベルにされ、ビット線対BL,▼
▼間が短絡される。これにより、ビット線BLおよび
▼▼の電位が共に「Ｈ」レベルと「Ｌ」レベルとの
中間電位（プリチャージ電位）になる。そして、イコラ
イズ信号BLEQが「Ｌ」レベルに戻されてビット線対の短
絡が解除された後、ワード線駆動信号φWLが電源電位V
CC（第５図で実線にて示されている）に立上がる。これ
により、選択されたワード線WLにそのトランジスタのゲ
ートが接続されたメモリセルMCの情報、すなわち電荷
が、対応するビット線BLまたは▼▼に読出され、ビ
ット線BLまたは▼▼の電位がメモリセルMCの情報に
従ってわずかに上昇または低下する。このとき、選択さ
れたメモリセルMCが接続されていない方のビット線BLま
たは▼▼の電位は、上述のプリチャージ電位のまま
保たれる。その後、センスアンプ活性化信号φSNが
「Ｈ」レベルにされ、かつセンスアンプ活性化信号φSP
が「Ｌ」レベルにされて、センスアンプNSAおよびPSAが
活性状態にされると、ビット線BLとビット線▼▼と
の間の電位差が増幅される。その結果、ビット線対BL,
▼▼のうち電位の高い方が「Ｈ」レベルに固定さ
れ、電位の低い方が「Ｌ」レベルに固定される。その
後、コラム選択信号Ｙが「Ｈ」レベルになるとトランジ
スタQ8およびQ9がオンとなり、ビット線対BL,▼▼
の電位が入出力線I/O,▲▼に読出され、外部との
情報のやりとりが行なわれる。その後ロウアドレススト
ローブ信号▲▼が「Ｈ」レベルに立上がるとアク
ティブ期間が終了しワード線駆動信号φWLが「Ｌ」レベ
ルに立下がる。これにより、選択されたワード線WLにそ
のトランジスタのゲートが接続されたメモリセルMCのト
ランジスタQSがオフする。しかし、センスアンプNSAお
よびPSAは、次のアクティブ期間が始まるまで活性状態
のまま保持される。そして、ロウアドレスストローブ信
号▲▼が「Ｌ」レベルとなってアクティブ期間に
なると再び上記の動作が行なわれる。
［発明が解決しようとする課題］ 第６図は第４図にて示したメモリセルの１つを取出した
等価回路であり、第７図は第６図のメモリセルの電位保
持動作を説明するためのメモリセルのトランジスタの電
位特性図である。
等価回路であり、第７図は第６図のメモリセルの電位保
持動作を説明するためのメモリセルのトランジスタの電
位特性図である。
以下、両図を参照して、その動作特性を説明する。
トランジスタQSのゲートに印加される電位をVG、ビット
線BLが「Ｈ」レベル時の電位を電源電位VCC、キャパシ
タＣに保持される電位をV0とする。トランジスタQSはＮ
チャンネル型MOSトランジスタであり、そのしきい値電
圧をVTMとする。一般にゲート電位VGは「Ｈ」レベル時
には、電源電位VCCに達する。第７図において、横軸に
はゲート電位VGがとられ、縦軸にはキャパシタＣの保持
電位V0がとられている。ここで電源電位VCCは一定とす
る。まず、ビット線BLが電源電位VCCに保持され、ワー
ド線の選択、すなわちゲート電位VGが電源電位VCCに上
昇していく過程を説明する。第７図に示すように、ゲー
ト電位VGがトランジスタQSのしきい値電圧VTMに等しく
なったときに、トランジスタQSがオンし始める。その後
ゲート電圧VGの上昇につれて、キャパシタＣに保持され
る電位V0も上昇する。ゲート電位VGが電源電位VCCに達
したとき、キャパシタＣの保持電位V0はビット線BLの電
位VCCにかかわらず、電源電位VCCとはならない。すなわ
ち、Ｎチャンネル型トランジスタの特性からそのときの
保持電位V0はVCC−VTMである（“X"点参照）。したがっ
て、ゲート電位VGに電源電位VCCが印加される場合に
は、キャパシタＣの保持電位V0はトランジスタQSのしき
い値分だけビット線BLに現われた電源電位VCCより低く
なる。
線BLが「Ｈ」レベル時の電位を電源電位VCC、キャパシ
タＣに保持される電位をV0とする。トランジスタQSはＮ
チャンネル型MOSトランジスタであり、そのしきい値電
圧をVTMとする。一般にゲート電位VGは「Ｈ」レベル時
には、電源電位VCCに達する。第７図において、横軸に
はゲート電位VGがとられ、縦軸にはキャパシタＣの保持
電位V0がとられている。ここで電源電位VCCは一定とす
る。まず、ビット線BLが電源電位VCCに保持され、ワー
ド線の選択、すなわちゲート電位VGが電源電位VCCに上
昇していく過程を説明する。第７図に示すように、ゲー
ト電位VGがトランジスタQSのしきい値電圧VTMに等しく
なったときに、トランジスタQSがオンし始める。その後
ゲート電圧VGの上昇につれて、キャパシタＣに保持され
る電位V0も上昇する。ゲート電位VGが電源電位VCCに達
したとき、キャパシタＣの保持電位V0はビット線BLの電
位VCCにかかわらず、電源電位VCCとはならない。すなわ
ち、Ｎチャンネル型トランジスタの特性からそのときの
保持電位V0はVCC−VTMである（“X"点参照）。したがっ
て、ゲート電位VGに電源電位VCCが印加される場合に
は、キャパシタＣの保持電位V0はトランジスタQSのしき
い値分だけビット線BLに現われた電源電位VCCより低く
なる。
第８図は従来のメモリセルまわりのポテンシャル図であ
る。
る。
図において、ワード線８を境にしてメモリセルのストレ
ージノード５とビット線６のそれぞれの電子ポテンシャ
ル10が示されている。メモリセルの保持情報、すなわち
保持電位がビット線に読出される場合には、既にビット
線６の電位はプリチャージされており、その電位は1/2V
CCとなっている。このときメモリセルには「Ｈ」レベル
の情報が保持されているとすると、上述のごとくその保
持電位は電源電位VCCではなく、VCC−VTMである。一
方、メモリセルに保持された情報電荷が「Ｌ」レベルの
とき、すなわち保持された電位は0V（VSS）である。こ
のように、メモリセルには「Ｈ」レベルあるいは「Ｌ」
レベルのずれかの情報が保持されている。ここで保持電
位「Ｈ」レベルおよび「Ｌ」レベルの電位を基準として
みると、ビット線６のプリチャージ電位1/2VCCはそれら
の電位レベルの中間に位置しない。すなわち、図におい
て「Ｌ」レベルに保持された電位と1/2VCCの電位との差
の電圧Ａは1/2VCCである。これに対し「Ｈ」レベルのメ
モリセルに保持された電位（VCC−VTM）と1/2VCCとの差
の電圧Ｂは1/2VCC−VTMである。この結果「Ｈ」レベル
と「Ｌ」レベルのプリチャージ電位を基準とした読出電
圧の差は一定ではなく、プリチャージ電位1/2VCCの電位
が有効に使用されているとはいえなかった。
ージノード５とビット線６のそれぞれの電子ポテンシャ
ル10が示されている。メモリセルの保持情報、すなわち
保持電位がビット線に読出される場合には、既にビット
線６の電位はプリチャージされており、その電位は1/2V
CCとなっている。このときメモリセルには「Ｈ」レベル
の情報が保持されているとすると、上述のごとくその保
持電位は電源電位VCCではなく、VCC−VTMである。一
方、メモリセルに保持された情報電荷が「Ｌ」レベルの
とき、すなわち保持された電位は0V（VSS）である。こ
のように、メモリセルには「Ｈ」レベルあるいは「Ｌ」
レベルのずれかの情報が保持されている。ここで保持電
位「Ｈ」レベルおよび「Ｌ」レベルの電位を基準として
みると、ビット線６のプリチャージ電位1/2VCCはそれら
の電位レベルの中間に位置しない。すなわち、図におい
て「Ｌ」レベルに保持された電位と1/2VCCの電位との差
の電圧Ａは1/2VCCである。これに対し「Ｈ」レベルのメ
モリセルに保持された電位（VCC−VTM）と1/2VCCとの差
の電圧Ｂは1/2VCC−VTMである。この結果「Ｈ」レベル
と「Ｌ」レベルのプリチャージ電位を基準とした読出電
圧の差は一定ではなく、プリチャージ電位1/2VCCの電位
が有効に使用されているとはいえなかった。
このようにワード線の電位を電源電位VCCに立上げる方
式を非ブーストワード線方式という。
式を非ブーストワード線方式という。
以上のような非ブーストワード線方式の問題点を改良す
るために、近年、ブーストワード線方式が採用されてき
ている。すなわち、第５図の破線で示すようにワード線
駆動信号φWLの「Ｈ」レベルの電位を電源電位VCCに加
えてトランジスタQSのしきい値電圧VTM分だけさらに上
昇させるものである。
るために、近年、ブーストワード線方式が採用されてき
ている。すなわち、第５図の破線で示すようにワード線
駆動信号φWLの「Ｈ」レベルの電位を電源電位VCCに加
えてトランジスタQSのしきい値電圧VTM分だけさらに上
昇させるものである。
第９図は従来のブーストワード線方式によるメモリセル
まわりのポテンシャル図である。
まわりのポテンシャル図である。
図においてビット線６のプリチャージ電位1/2VCCは第８
図のものと同様である。ところが、第６図のトランジス
タQSのゲート電位VGをVCC＋VTMに昇圧すると、キャパシ
タＣに保持される保持電位V0はビット線BLの電源電圧V
CCがそのまま伝達され、VCCとなる。（“Y"点参照）。
この場合、第９図に示すように、メモリセルのストレー
ジノード５の「Ｈ」レベルでの保持電位はVCCとなり、
トランジスタQSのしきい値電圧分の電位の減少は生じな
い。したがって、プリチャージ電位1/2VCCは保持電位
「Ｈ」レベルと「Ｌ」レベルの中間に位置し、そのプリ
チャージ電位を基準とした読出電圧ＡおよびＢは均等に
なる。このように、ブーストワード線方式を採用するこ
とによって、メモリセルの読出電圧の差を解消してい
る。
図のものと同様である。ところが、第６図のトランジス
タQSのゲート電位VGをVCC＋VTMに昇圧すると、キャパシ
タＣに保持される保持電位V0はビット線BLの電源電圧V
CCがそのまま伝達され、VCCとなる。（“Y"点参照）。
この場合、第９図に示すように、メモリセルのストレー
ジノード５の「Ｈ」レベルでの保持電位はVCCとなり、
トランジスタQSのしきい値電圧分の電位の減少は生じな
い。したがって、プリチャージ電位1/2VCCは保持電位
「Ｈ」レベルと「Ｌ」レベルの中間に位置し、そのプリ
チャージ電位を基準とした読出電圧ＡおよびＢは均等に
なる。このように、ブーストワード線方式を採用するこ
とによって、メモリセルの読出電圧の差を解消してい
る。
しかし、ブーストワード線方式は新たな問題を提起して
いる。すなわち、近年の半導体記憶装置が益々高集積化
され、トランジスタの短チャンネル効果等が顕著になる
につれて採用が困難な方式になってきた。具体的には、
短チャンネル効果等を防止するために半導体基板の基板
濃度がさらに高くなり、それにつれて高圧を発生する回
路の接合部の耐圧不足等が顕著になってきたからであ
る。そのため、もはやブーストワード線方式を採用する
ことなく、上述の情報の読出電圧の差を解消する方式が
望まれてきた。
いる。すなわち、近年の半導体記憶装置が益々高集積化
され、トランジスタの短チャンネル効果等が顕著になる
につれて採用が困難な方式になってきた。具体的には、
短チャンネル効果等を防止するために半導体基板の基板
濃度がさらに高くなり、それにつれて高圧を発生する回
路の接合部の耐圧不足等が顕著になってきたからであ
る。そのため、もはやブーストワード線方式を採用する
ことなく、上述の情報の読出電圧の差を解消する方式が
望まれてきた。
この発明は上記のような問題点を解消するためになされ
たもので、非ブーストワード線方式の場合でも、情報電
荷の読出電圧の差を少なくし、動作上有利な半導体記憶
装置を提供することを目的とする。
たもので、非ブーストワード線方式の場合でも、情報電
荷の読出電圧の差を少なくし、動作上有利な半導体記憶
装置を提供することを目的とする。
［課題を解決するための手段］ この発明にかかる半導体記憶装置は、第１の部分と第２
の部分とからなるビット線対と、第１の部分のビット線
対の各々のビット線に接続される複数のメモリセルと、
第２の部分のビット線対の各々のビット線に接続され、
第２の部分の各々のビット線の電位に応答して、第１の
電位を発生し、第２の部分のビット線対の一方のビット
線に第１の電位を付与する第１の電位発生手段と、第１
の部分のビット線対の各々のビット線に接続され、第１
の部分のビット線対の各々のビット線の電位に応答し
て、第１の電位より小さい第２の電位を発生し、第１の
部分のビット線対の他方のビット線に第２の電位を付与
する第２の電位発生手段と、第１の部分のビット線対の
各々のビット線と第２の部分のビット線対の各々のビッ
ト線との間に接続され、前記第２の部分のビット線対の
一方のビット線に付与された第１の電位を、第１の部分
のビット線対の一方のビット線に降下させて伝達させる
電位制御手段とを備えたものである。
の部分とからなるビット線対と、第１の部分のビット線
対の各々のビット線に接続される複数のメモリセルと、
第２の部分のビット線対の各々のビット線に接続され、
第２の部分の各々のビット線の電位に応答して、第１の
電位を発生し、第２の部分のビット線対の一方のビット
線に第１の電位を付与する第１の電位発生手段と、第１
の部分のビット線対の各々のビット線に接続され、第１
の部分のビット線対の各々のビット線の電位に応答し
て、第１の電位より小さい第２の電位を発生し、第１の
部分のビット線対の他方のビット線に第２の電位を付与
する第２の電位発生手段と、第１の部分のビット線対の
各々のビット線と第２の部分のビット線対の各々のビッ
ト線との間に接続され、前記第２の部分のビット線対の
一方のビット線に付与された第１の電位を、第１の部分
のビット線対の一方のビット線に降下させて伝達させる
電位制御手段とを備えたものである。
［作用］ この発明においては、電位制御手段によって第１の電位
を降下させてビット線の一方に付与するので、メモリセ
ルに保持された電位の中間の電位に対する読出電圧の差
を減少させる。
を降下させてビット線の一方に付与するので、メモリセ
ルに保持された電位の中間の電位に対する読出電圧の差
を減少させる。
［実施例］ 第１図はこの発明の一実施例によるダイナミック型半導
体記憶装置の１組のビット線対の部分を示した図であ
り、従来の第４図に対応したものである。
体記憶装置の１組のビット線対の部分を示した図であ
り、従来の第４図に対応したものである。
第４図との構成上の相違は、Ｎ型センスアンプNSAとＰ
型センスアンプPSA等とが接続されているビット線BL,▼
▼の部分にＮチャンネル型MOSトランジスタQ10およ
びQ11が接続されていることである。トランジスタQ10お
よびQ11のゲートにはそれぞれ電源電位VCCが付与されて
おり、常時これらのトランジスタはオンとなっている。
その他の構成は第４図に示したものと同様であるので、
ここでの構成についての説明は省略する。また、この回
路の基本的な動作についても、第４図の従来例に示した
ものと同様であるのでここでの説明は省略する。
型センスアンプPSA等とが接続されているビット線BL,▼
▼の部分にＮチャンネル型MOSトランジスタQ10およ
びQ11が接続されていることである。トランジスタQ10お
よびQ11のゲートにはそれぞれ電源電位VCCが付与されて
おり、常時これらのトランジスタはオンとなっている。
その他の構成は第４図に示したものと同様であるので、
ここでの構成についての説明は省略する。また、この回
路の基本的な動作についても、第４図の従来例に示した
ものと同様であるのでここでの説明は省略する。
第２図は第１図におけるメモリセルまわりのポテンシャ
ル図である。
ル図である。
以下、第１図および第２図を参照してトランジスタQ10
およびQ11の設置によるこの実施例の動作上の特徴につ
いて説明する。
およびQ11の設置によるこの実施例の動作上の特徴につ
いて説明する。
トランジスタQ10とトランジスタQ11とは、いずれもしき
い値電圧がVTBである。
い値電圧がVTBである。
説明を容易にするためにメモリセルMC1に「Ｈ」レベル
の情報、すなわちVCC−VTMの電位が保持されている場合
を想定し、これを読出すときの動作について説明する。
の情報、すなわちVCC−VTMの電位が保持されている場合
を想定し、これを読出すときの動作について説明する。
ワード線WL1が選択される前にはセンスアンプPSAおよび
NSAが活性化されており、トランジスタQ10からセンスア
ンプPSA側のビット線BLがVCCレベルとなっているものと
し、対応するビット線▼▼がVSSレベル（0V）にな
っているものとする。ところが、トランジスタQ10から
メモリセルMC1が接続されている側でのビット線BLは第
７図にて示したようなトランジスタQ10の特性に従いそ
の電位はVCC−VTBとなっている。続いて、センスアンプ
活性化信号φSPが「Ｈ」レベル、φSNが「Ｌ」レベルに
なった後、イコライズ信号BLEQが「Ｈ」レベルとなり、
ビット線BL,▼▼のそれぞれの電位はその中間電位
にイコライズされる。具体的にはその中間電位は（VCC
−VTB）/2となる。イコライズ信号BLEQが「Ｈ」レベル
から「Ｌ」レベルに戻された後、ワード線WL1が選択さ
れて「Ｈ」レベルとなり、トランジスタQS1がオンとな
る。そして、キャパシタC1に保持されていた電位（VCC
−VTM）がビット線BLに読出される。
NSAが活性化されており、トランジスタQ10からセンスア
ンプPSA側のビット線BLがVCCレベルとなっているものと
し、対応するビット線▼▼がVSSレベル（0V）にな
っているものとする。ところが、トランジスタQ10から
メモリセルMC1が接続されている側でのビット線BLは第
７図にて示したようなトランジスタQ10の特性に従いそ
の電位はVCC−VTBとなっている。続いて、センスアンプ
活性化信号φSPが「Ｈ」レベル、φSNが「Ｌ」レベルに
なった後、イコライズ信号BLEQが「Ｈ」レベルとなり、
ビット線BL,▼▼のそれぞれの電位はその中間電位
にイコライズされる。具体的にはその中間電位は（VCC
−VTB）/2となる。イコライズ信号BLEQが「Ｈ」レベル
から「Ｌ」レベルに戻された後、ワード線WL1が選択さ
れて「Ｈ」レベルとなり、トランジスタQS1がオンとな
る。そして、キャパシタC1に保持されていた電位（VCC
−VTM）がビット線BLに読出される。
ビット線BL,▼▼は読出前に既に（VCC−VTB）/2に
プリチャージされているので、トランジスタQS1のしき
い値電圧VTMとトランジスタQ10のしきい値電圧VTBとを
同一（約1V）とすると、メモリセルの保持電位（０また
はVCC−VTM）の中間電位（VCC−VTM）/2と、ビット線B
L,▼▼のプリチャージ電位（VCC−VTB）/2とは等し
くなる。すなわち、情報のプリチャージ電位を基準とし
た読出電圧A,Bは等しくなり、ビット線BLの電位（VCC−
VTB）が有効に使用されることになる。数字的に見れ
ば、この実施例による読出電圧Ｂは従来例の第８図の読
出電圧Ｂに比べて、 だけ、増加したことになり、読出マージンが増加する。
プリチャージされているので、トランジスタQS1のしき
い値電圧VTMとトランジスタQ10のしきい値電圧VTBとを
同一（約1V）とすると、メモリセルの保持電位（０また
はVCC−VTM）の中間電位（VCC−VTM）/2と、ビット線B
L,▼▼のプリチャージ電位（VCC−VTB）/2とは等し
くなる。すなわち、情報のプリチャージ電位を基準とし
た読出電圧A,Bは等しくなり、ビット線BLの電位（VCC−
VTB）が有効に使用されることになる。数字的に見れ
ば、この実施例による読出電圧Ｂは従来例の第８図の読
出電圧Ｂに比べて、 だけ、増加したことになり、読出マージンが増加する。
なお、上記実施例ではトランジスタQS1およびトランジ
スタQS2とトランジスタQ10およびQ11のしきい値電圧を
等しくしたが、必ずしも等しくする必要はない。（１）
式の結果から、トランジスタQ10およびQ11を設けること
によってその読出マージンが常にVTB/2だけ増加するか
らである。
スタQS2とトランジスタQ10およびQ11のしきい値電圧を
等しくしたが、必ずしも等しくする必要はない。（１）
式の結果から、トランジスタQ10およびQ11を設けること
によってその読出マージンが常にVTB/2だけ増加するか
らである。
また、上記実施例では、トランジスタQ10およびQ11をセ
ンスアンプPSAとセンスアンプNSAとの間に設置している
が、センスアンプNSAとメモリセルMC1およびMC2が接続
されるビット線BL,▼▼との間に設置してもよく、
同様の効果を奏する。
ンスアンプPSAとセンスアンプNSAとの間に設置している
が、センスアンプNSAとメモリセルMC1およびMC2が接続
されるビット線BL,▼▼との間に設置してもよく、
同様の効果を奏する。
［発明の効果］ この発明は以上説明したとおり、電位制御手段を設ける
ことによって、ビット線電位のプリチャージ電位を
「Ｌ」レベル側に移動させるので、情報の「Ｈ」レベル
および「Ｌ」レベルの各々の読出電圧差のアンバランス
を減少し、その読出マージンを増加させる。
ことによって、ビット線電位のプリチャージ電位を
「Ｌ」レベル側に移動させるので、情報の「Ｈ」レベル
および「Ｌ」レベルの各々の読出電圧差のアンバランス
を減少し、その読出マージンを増加させる。
第１図はこの発明の一実施例による１対のビット線まわ
りの回路構成図、第２図は第１図のメモリセルまわりの
ポテンシャル図、第３図は一般のDRAMの構成を示すブロ
ック図、第４図は従来の１対のビット線まわりの回路構
成図、第５図は第４図の動作を説明するための波形図、
第６図は一般のメモリセルの等価回路図、第７図は第６
図のメモリセルのトランジスタの動作を説明するための
動作特性図、第８図は従来の非ブーストワード線方式の
メモリセルまわりのポテンシャル図、第９図は従来のブ
ーストワード線方式によるメモリセルのポテンシャル図
である。 図において、MC1,MC2はメモリセル、WL1,WL2はワード
線、BL,▼▼はビット線、NSAはＮ型センスアンプ、
PSAはＰ型センスアンプ、Q10,Q11はＮチャンネル型MOS
トランジスタである。 なお、各図中、同一符号は同一または相当部分を示す。
りの回路構成図、第２図は第１図のメモリセルまわりの
ポテンシャル図、第３図は一般のDRAMの構成を示すブロ
ック図、第４図は従来の１対のビット線まわりの回路構
成図、第５図は第４図の動作を説明するための波形図、
第６図は一般のメモリセルの等価回路図、第７図は第６
図のメモリセルのトランジスタの動作を説明するための
動作特性図、第８図は従来の非ブーストワード線方式の
メモリセルまわりのポテンシャル図、第９図は従来のブ
ーストワード線方式によるメモリセルのポテンシャル図
である。 図において、MC1,MC2はメモリセル、WL1,WL2はワード
線、BL,▼▼はビット線、NSAはＮ型センスアンプ、
PSAはＰ型センスアンプ、Q10,Q11はＮチャンネル型MOS
トランジスタである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１の部分と第２の部分とからなるビット
線対と、 前記第１の部分のビット線対の各々のビット線に接続さ
れる複数のメモリセルと、 前記第２の部分のビット線対の各々のビット線に接続さ
れ、前記第２の部分の各々のビット線の電位に応答し
て、第１の電位を発生し、前記第２の部分のビット線対
の一方のビット線に前記第１の電位を付与する第１の電
位発生手段と、 前記第１の部分のビット線対の各々のビット線に接続さ
れ、前記第１の部分のビット線対の各々のビット線の電
位に応答して、第１の電位より小さい第２の電位を発生
し、前記第１の部分のビット線対の他方のビット線に前
記第２の電位を付与する第２の電位発生手段と、 前記第１の部分のビット線対の各々のビット線と前記第
２の部分のビット線対の各々のビット線との間に接続さ
れ、前記第２の部分のビット線対の一方のビット線に付
与された前記第１の電位を、前記第１の部分のビット線
対の一方のビット線に降下させて伝達させる電位制御手
段とを備えた、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308106A JPH0713861B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体記憶装置 |
| US07/444,218 US5020031A (en) | 1988-12-05 | 1989-12-01 | Dynamic semiconductor memory device having improved voltage read-out |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308106A JPH0713861B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154390A JPH02154390A (ja) | 1990-06-13 |
| JPH0713861B2 true JPH0713861B2 (ja) | 1995-02-15 |
Family
ID=17976942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308106A Expired - Lifetime JPH0713861B2 (ja) | 1988-12-05 | 1988-12-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5020031A (ja) |
| JP (1) | JPH0713861B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007789D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Method for dram sensing current control |
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JPH04186593A (ja) * | 1990-11-21 | 1992-07-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2991546B2 (ja) * | 1991-10-07 | 1999-12-20 | 株式会社東芝 | 半導体集積回路 |
| JP3129336B2 (ja) * | 1991-12-09 | 2001-01-29 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| TW223172B (en) * | 1992-12-22 | 1994-05-01 | Siemens Ag | Siganl sensing circuits for memory system using dynamic gain memory cells |
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| US7215587B2 (en) * | 2005-07-05 | 2007-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking circuit for a memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109720B2 (ja) * | 1988-07-29 | 1995-11-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
-
1988
- 1988-12-05 JP JP63308106A patent/JPH0713861B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-01 US US07/444,218 patent/US5020031A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02154390A (ja) | 1990-06-13 |
| US5020031A (en) | 1991-05-28 |
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