JPH01179300A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01179300A JPH01179300A JP62334376A JP33437687A JPH01179300A JP H01179300 A JPH01179300 A JP H01179300A JP 62334376 A JP62334376 A JP 62334376A JP 33437687 A JP33437687 A JP 33437687A JP H01179300 A JPH01179300 A JP H01179300A
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- JP
- Japan
- Prior art keywords
- defective
- storage part
- inspection
- storage
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶素子を有し、その記憶素子に不良がある場
合は予備記憶素子と置換可能な機能を有する半導体装置
に関するものである。
合は予備記憶素子と置換可能な機能を有する半導体装置
に関するものである。
従来の技術
情報を一時保存する記憶素子を有する半導体装置は、記
憶専用の機能を有する半導体メモリをはじめ、キャッシ
ュメモリ等の記憶機能を内蔵するマイクロプロセッサな
どが挙げられる。近年、１チツプの半導体装置に内蔵さ
れる記憶素子の数量は、プロセス技術の進歩に伴ってダ
イナミックランダムアクセスメモリ（以下ＤＲＡＭ）で
は４メガビツトから１６メガビツトに至り、マイクロプ
ロセッサでは数１０キロビットから数１００キロビツト
に至ろうと；−でいる１、この様な記憶容量の増大は記
憶素子の微細化を一α味しており、素子の微細化に伴な
い、１チツプ内に存在する全記憶素子を良品にすること
は非常に困難となっている。
憶専用の機能を有する半導体メモリをはじめ、キャッシ
ュメモリ等の記憶機能を内蔵するマイクロプロセッサな
どが挙げられる。近年、１チツプの半導体装置に内蔵さ
れる記憶素子の数量は、プロセス技術の進歩に伴ってダ
イナミックランダムアクセスメモリ（以下ＤＲＡＭ）で
は４メガビツトから１６メガビツトに至り、マイクロプ
ロセッサでは数１０キロビットから数１００キロビツト
に至ろうと；−でいる１、この様な記憶容量の増大は記
憶素子の微細化を一α味しており、素子の微細化に伴な
い、１チツプ内に存在する全記憶素子を良品にすること
は非常に困難となっている。
そこで予備の記憶素子を設けて、複数ビットの不良が生
じた場合は、置換を行ない救済する手法がとられている
。この不良ビット救済手段により歩留りが著しく向上す
る。
じた場合は、置換を行ない救済する手法がとられている
。この不良ビット救済手段により歩留りが著しく向上す
る。
発明が解決しようとする問題点
ここで救済方法について説明する。記憶素子を有する半
導体装置としてＤＲＡＭの場合について説明すると、ま
ず１チツプ毎にＬＳＩテスターでテストを行ない良・不
良の判定を行なう。良品については問題ないが、不良品
の場合は救済可能か救済不可能であるかを判定する必要
がある。通常行なわれている手法は、全記憶素子中の不
良ビットの分布（以下フェイルビットマツプ）のデータ
をＬＳＩテスターが収集し、全テスト終了後、フェイル
ビットマツプのデータを解析して、救済可能であるか不
可能であるかを判定する。しかしながら前述の様に記憶
容量は増大する一方であり、ＬＳＩテスターへの負担は
フェイルビットマツプ容量の増大と解析データの増大に
より大きくなる傾向にある。したがってそれぞれ装置コ
ストの増大と不良ビット救済工程のスループットの低下
という問題点があった。
導体装置としてＤＲＡＭの場合について説明すると、ま
ず１チツプ毎にＬＳＩテスターでテストを行ない良・不
良の判定を行なう。良品については問題ないが、不良品
の場合は救済可能か救済不可能であるかを判定する必要
がある。通常行なわれている手法は、全記憶素子中の不
良ビットの分布（以下フェイルビットマツプ）のデータ
をＬＳＩテスターが収集し、全テスト終了後、フェイル
ビットマツプのデータを解析して、救済可能であるか不
可能であるかを判定する。しかしながら前述の様に記憶
容量は増大する一方であり、ＬＳＩテスターへの負担は
フェイルビットマツプ容量の増大と解析データの増大に
より大きくなる傾向にある。したがってそれぞれ装置コ
ストの増大と不良ビット救済工程のスループットの低下
という問題点があった。
本発明はこの点を鑑みてなされたもので、不良アドレス
を同一チップ内に格納してＬＳＩテスター側の負担を軽
減する半導体装置を提供することを目的とする。
を同一チップ内に格納してＬＳＩテスター側の負担を軽
減する半導体装置を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するだめ、情報の読み書きを
行なう第１の記憶部より小規模の第２の記憶部を同一チ
ップ内に設けて、チップの検査時にチップ内で検出した
不良アドレスを第２の記憶部に記憶せしめ、チップの検
査終了後に、第２の記憶部に格納された不良アドレスを
外部に送出する構成の半導体装置を提供する。
行なう第１の記憶部より小規模の第２の記憶部を同一チ
ップ内に設けて、チップの検査時にチップ内で検出した
不良アドレスを第２の記憶部に記憶せしめ、チップの検
査終了後に、第２の記憶部に格納された不良アドレスを
外部に送出する構成の半導体装置を提供する。
作 用
本発明は上記構成により、ＬＳＩテスターでのフエイル
ビ、／）マツプを利用しての救済可能か救済不能かの判
定作業が不要になり、スループットの向上とＬＳＩテス
ター装置のコスト低減が可能になる。
ビ、／）マツプを利用しての救済可能か救済不能かの判
定作業が不要になり、スループットの向上とＬＳＩテス
ター装置のコスト低減が可能になる。
実施例
本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の一実施例を示す図面である。１は、正
規の情報を読み書きする第１の記憶部１を示し、２，３
はそれぞれ第１の記憶部の個々の記憶素子を選択するＸ
デコーダ、Ｙデコーダを示し。
規の情報を読み書きする第１の記憶部１を示し、２，３
はそれぞれ第１の記憶部の個々の記憶素子を選択するＸ
デコーダ、Ｙデコーダを示し。
４は、第１の記憶部１内に不良ビットが存在した場合に
その不良ビットと置換するための予備記憶部を示す。６
は外部から入力されたアドレスを一時的に記憶するアド
レス保持部を示し、６は、チップ検査時にチップ内の不
良を検出する不良検出部を示す。７は不良があった場合
の不良アドレスを保存する第２の記憶部を示す。
その不良ビットと置換するための予備記憶部を示す。６
は外部から入力されたアドレスを一時的に記憶するアド
レス保持部を示し、６は、チップ検査時にチップ内の不
良を検出する不良検出部を示す。７は不良があった場合
の不良アドレスを保存する第２の記憶部を示す。
第１図に示した実施例の動作について説明する。
第１の記憶部１に任意のデータを書き込んで、そのデー
タを読み出し不良検出部６に送出する。不良検出部６の
内部では例えば４メガピツ）ＤＲＡＭ以上では一般的に
なりつつある多ビツト並列比較検査により、多ビツト中
の１ビット以上に不良がある場合、不良検出信号ＦＤが
外部に出される。
タを読み出し不良検出部６に送出する。不良検出部６の
内部では例えば４メガピツ）ＤＲＡＭ以上では一般的に
なりつつある多ビツト並列比較検査により、多ビツト中
の１ビット以上に不良がある場合、不良検出信号ＦＤが
外部に出される。
外部ではこの不良検出信号ＦＤによりチップ内に不良が
生じた事を判定する。第１図に示す本発明では、不良検
出信号ＦＤは第２の記憶部２にも送られている。第２の
記憶部２は不良の生じたアドレスを記憶し、また予備記
憶部４により救済可能な数だけ記憶するだめの小容量の
記憶素子で構成され、例えばスタチックＲＡＭ等で比較
的ゆるいデザインルールで構成する。第２の記憶部２の
入力データはアドレス保持部６で保持されたアドレスと
なる。第２の記憶部２内のアドレスは内部で生成され、
前述の様に救済可能なビット数のみ存在する。不良検出
信号ＦＤは第２の記憶部２にとっては、書き込み可能信
号として作用し、第１の記憶部１内で不良が検出され、
不良検出信号ＦＤが活性化し、その結果、第１の記憶部
１で生じた不良ビットのアドレスが第２の記憶部２に書
き込まれる。ここで、不良アドレスの組合わせにより救
済不可能となる場合が、予備記憶部の設計のし方により
存在するが、予め、第２の記憶部２内で禁止の組合わせ
を設定して、禁止の組み合わせの不良アドレスを書き込
まない様にする。
生じた事を判定する。第１図に示す本発明では、不良検
出信号ＦＤは第２の記憶部２にも送られている。第２の
記憶部２は不良の生じたアドレスを記憶し、また予備記
憶部４により救済可能な数だけ記憶するだめの小容量の
記憶素子で構成され、例えばスタチックＲＡＭ等で比較
的ゆるいデザインルールで構成する。第２の記憶部２の
入力データはアドレス保持部６で保持されたアドレスと
なる。第２の記憶部２内のアドレスは内部で生成され、
前述の様に救済可能なビット数のみ存在する。不良検出
信号ＦＤは第２の記憶部２にとっては、書き込み可能信
号として作用し、第１の記憶部１内で不良が検出され、
不良検出信号ＦＤが活性化し、その結果、第１の記憶部
１で生じた不良ビットのアドレスが第２の記憶部２に書
き込まれる。ここで、不良アドレスの組合わせにより救
済不可能となる場合が、予備記憶部の設計のし方により
存在するが、予め、第２の記憶部２内で禁止の組合わせ
を設定して、禁止の組み合わせの不良アドレスを書き込
まない様にする。
以上の様にして、第１の記憶部１に生じた不良ビットの
アドレスを同一チップ内に保存することが可能となる。
アドレスを同一チップ内に保存することが可能となる。
１チツプの検査中に不良ビットが救済可能な範囲を超え
る場合には、第１図には示していないが第２の記憶部２
がオーバーフロー信号を外部に送り検査を中断すれば検
査時間の短縮となる。また１チツプの検査終了後には、
第１の記憶部１内で生じた不良のアドレスを第２の記憶
部２から外部へ、例えば、ＬＳＩテスターに送出すれば
、ＬＳＩテスター側では、救済可能なチップの不良アド
レスのみを記憶すれば良く、従来の様に不良の生じた全
チップのフェイルビットマツプをとる必要がなく、ＬＳ
Ｉテスター側の負担を軽減し、救済工程のスループット
を向上できるという効果を有する。
る場合には、第１図には示していないが第２の記憶部２
がオーバーフロー信号を外部に送り検査を中断すれば検
査時間の短縮となる。また１チツプの検査終了後には、
第１の記憶部１内で生じた不良のアドレスを第２の記憶
部２から外部へ、例えば、ＬＳＩテスターに送出すれば
、ＬＳＩテスター側では、救済可能なチップの不良アド
レスのみを記憶すれば良く、従来の様に不良の生じた全
チップのフェイルビットマツプをとる必要がなく、ＬＳ
Ｉテスター側の負担を軽減し、救済工程のスループット
を向上できるという効果を有する。
本発明の用途は、ＤＲＡＭなどの専用メモリーだけでな
くマイクロプロセッサに内蔵されるメモリーにも適用可
能である。前述の様にマイクロプロセッサに内蔵される
メモリーの容量は増々大きくなり、その歩留り向上のた
めにはメモリ一部に救済手段を設ける必要がある。一般
にマイクロプロセッサを検査するＬＳＩテスターはフェ
イルビットマツプの機能が弱く、救済場所を認知するの
は著しく困難になり、この様な場合本発明により、不良
アドレスを一時格納し、検査終了後に外部に取り出せば
容易に可能となり、大きな効果を示す。
くマイクロプロセッサに内蔵されるメモリーにも適用可
能である。前述の様にマイクロプロセッサに内蔵される
メモリーの容量は増々大きくなり、その歩留り向上のた
めにはメモリ一部に救済手段を設ける必要がある。一般
にマイクロプロセッサを検査するＬＳＩテスターはフェ
イルビットマツプの機能が弱く、救済場所を認知するの
は著しく困難になり、この様な場合本発明により、不良
アドレスを一時格納し、検査終了後に外部に取り出せば
容易に可能となり、大きな効果を示す。
発明の効果
以上述べてきた様に本発明によれば、情報の読み書きを
行なう第１の記憶部より小規模の第２の記憶部を同一チ
ップ内に設けて、チップの検査時にチップ内で検出した
第１の記憶部の不良アドレスを第２の記憶部に記憶せし
め、チップの検査終了後に、第２の記憶部に格納された
不良アドレスを外部に送出するという構成により、ＬＳ
Ｉテスターでフェイルビットマツプを利用しての救済可
能か救済不可能かの判定作業が不要になり、スループッ
トの向上とＬＳＩテスター装置のコスト低減が可能とい
う効果を有する。
行なう第１の記憶部より小規模の第２の記憶部を同一チ
ップ内に設けて、チップの検査時にチップ内で検出した
第１の記憶部の不良アドレスを第２の記憶部に記憶せし
め、チップの検査終了後に、第２の記憶部に格納された
不良アドレスを外部に送出するという構成により、ＬＳ
Ｉテスターでフェイルビットマツプを利用しての救済可
能か救済不可能かの判定作業が不要になり、スループッ
トの向上とＬＳＩテスター装置のコスト低減が可能とい
う効果を有する。
図は本発明の一実施例における半導体装置のブロック図
である。 １・・・・・・第１の記憶部、２・・・−・・Ｘデコー
ダ、３・・・・・・Ｙデコーダ、４・・・・・・予備記
憶部、６・・・・・・アドレス保持部、６・・・・・・
不良検出部、７・・・・・・第２の記憶部。
である。 １・・・・・・第１の記憶部、２・・・−・・Ｘデコー
ダ、３・・・・・・Ｙデコーダ、４・・・・・・予備記
憶部、６・・・・・・アドレス保持部、６・・・・・・
不良検出部、７・・・・・・第２の記憶部。
Claims (2)
- （１）記憶部内の１つあるいは複数の不良ビットが存在
する時予備の記憶部と置換可能な第１の記憶部と、前記
第１の記憶部より小規模の記憶容量を有する第２の記憶
部を有し、前記第１の記憶部の不良検出部の不良検出信
号の有無により、第１の記憶部の不良発生アドレスを前
記第２の記憶部に記憶し、前記不良発生アドレスを外部
に送出する半導体装置。 - （２）不良発生アドレスの数が第２の記憶部の記憶容量
を超える時、第１の記憶部の検査を終了させる信号を外
部に送出する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334376A JPH01179300A (ja) | 1987-12-29 | 1987-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334376A JPH01179300A (ja) | 1987-12-29 | 1987-12-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179300A true JPH01179300A (ja) | 1989-07-17 |
Family
ID=18276677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334376A Pending JPH01179300A (ja) | 1987-12-29 | 1987-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10261300A (ja) * | 1997-03-19 | 1998-09-29 | Sharp Corp | 不揮発性半導体記憶装置 |
| US5864661A (en) * | 1994-05-10 | 1999-01-26 | Kabushiki Kaisha Toshiba | IC memory card having flash memory |
| JP2006252702A (ja) * | 2005-03-11 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置及びその検査方法 |
-
1987
- 1987-12-29 JP JP62334376A patent/JPH01179300A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864661A (en) * | 1994-05-10 | 1999-01-26 | Kabushiki Kaisha Toshiba | IC memory card having flash memory |
| JPH10261300A (ja) * | 1997-03-19 | 1998-09-29 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP2006252702A (ja) * | 2005-03-11 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置及びその検査方法 |
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