JPH10261300A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10261300A JPH10261300A JP9065721A JP6572197A JPH10261300A JP H10261300 A JPH10261300 A JP H10261300A JP 9065721 A JP9065721 A JP 9065721A JP 6572197 A JP6572197 A JP 6572197A JP H10261300 A JPH10261300 A JP H10261300A
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- state machine
- test
- write state
- memory cell
- nonvolatile semiconductor
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来のような不良情報格納メモリを必要とし
ない安価なテスタにて冗長救済判定テストの実行を可能
とした不揮発性半導体記憶装置を提供すること。 【解決手段】 データ書き込み及びデータ消去を制御す
るライトステートマシーン７と、該ライトステートマシ
ーン７を制御するアルゴリズムを記憶するライトステー
トマシーン制御アルゴリズム記憶部１４とを有する不揮
発性半導体記憶装置に於いて、救済判定テストにて不良
メモリセルが検出されたか否かを示す情報を記憶する救
済要求グローバルフラグ１０と、救済判定テストにて不
良メモリセルを含むことが検出されたワード線及びビッ
ト線を示す情報を記憶するタグメモリ９1及び９2とを設
けると共に、上記ライトステートマシーン７により上記
救済要求グローバルフラグ１０並びにタグメモリ９1及
び９2への書き込みを実行させるためのアルゴリズムを
上記ライトステートマシーン制御アルゴリズム記憶部１
４に記憶させる構成とする。
ない安価なテスタにて冗長救済判定テストの実行を可能
とした不揮発性半導体記憶装置を提供すること。 【解決手段】 データ書き込み及びデータ消去を制御す
るライトステートマシーン７と、該ライトステートマシ
ーン７を制御するアルゴリズムを記憶するライトステー
トマシーン制御アルゴリズム記憶部１４とを有する不揮
発性半導体記憶装置に於いて、救済判定テストにて不良
メモリセルが検出されたか否かを示す情報を記憶する救
済要求グローバルフラグ１０と、救済判定テストにて不
良メモリセルを含むことが検出されたワード線及びビッ
ト線を示す情報を記憶するタグメモリ９1及び９2とを設
けると共に、上記ライトステートマシーン７により上記
救済要求グローバルフラグ１０並びにタグメモリ９1及
び９2への書き込みを実行させるためのアルゴリズムを
上記ライトステートマシーン制御アルゴリズム記憶部１
４に記憶させる構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係るものであり、特に、その冗長救済判定テス
トをより安価なＬＳＩテスタを用いて行うことを可能と
した不揮発性半導体記憶装置に関するものである。
憶装置に係るものであり、特に、その冗長救済判定テス
トをより安価なＬＳＩテスタを用いて行うことを可能と
した不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の構成、
及びテスト手法について、図４及び図５を用いて説明す
る。
及びテスト手法について、図４及び図５を用いて説明す
る。
【０００３】図４は、従来の不揮発性半導体記憶装置の
ブロック図であり、図５は、該従来の不揮発性半導体記
憶装置におけるウエハーテストのフローチャートであ
る。
ブロック図であり、図５は、該従来の不揮発性半導体記
憶装置におけるウエハーテストのフローチャートであ
る。
【０００４】図４に於いて、３１はアドレスバッファ、
３２はビット線デコーダ、３３はワード線デコーダ、３
４はメモリセルアレイ、３５はＩ／Ｏゲート、３６は書
き込み／消去高電圧スイッチ、３７はライトステートマ
シーン、３８はステータスレジスタ、３９は出力マルチ
プレクサ、４０は入力バッファ、４１は出力バッファ、
４２はライトステートマシーン制御用アルゴリズム（プ
ログラム）記憶部である。
３２はビット線デコーダ、３３はワード線デコーダ、３
４はメモリセルアレイ、３５はＩ／Ｏゲート、３６は書
き込み／消去高電圧スイッチ、３７はライトステートマ
シーン、３８はステータスレジスタ、３９は出力マルチ
プレクサ、４０は入力バッファ、４１は出力バッファ、
４２はライトステートマシーン制御用アルゴリズム（プ
ログラム）記憶部である。
【０００５】書き込み／消去高電圧スイッチ３６は、書
き込み／消去時に必要となる高電圧を選択的に出力する
電圧スイッチング回路である。ライトステートマシーン
３７は、その制御用アルゴリズム記憶部４２に記憶され
るアルゴリズムに従って、書き込み／消去の動作を制御
する制御回路である。
き込み／消去時に必要となる高電圧を選択的に出力する
電圧スイッチング回路である。ライトステートマシーン
３７は、その制御用アルゴリズム記憶部４２に記憶され
るアルゴリズムに従って、書き込み／消去の動作を制御
する制御回路である。
【０００６】図５は、上述の通り、従来の不揮発性半導
体記憶装置におけるウエハーテストのフローチャートで
あり、救済判定テスト（テスト１：書き込みテスト、テ
スト２：消去テスト、テスト３：読み出しテスト）をメ
モリセルアレイ３４の全メモリセルに対して行い、その
結果を、各テスト毎に、テスタの不良情報格納メモリに
ストアしていく。そして、救済ルーチンにて、不良情報
格納メモリに記憶されている不良アドレスの解析を行
い、救済可能であれば、救済を実行し、確認テストにて
「良」と判定されれば、次のテストの実行に進む。
体記憶装置におけるウエハーテストのフローチャートで
あり、救済判定テスト（テスト１：書き込みテスト、テ
スト２：消去テスト、テスト３：読み出しテスト）をメ
モリセルアレイ３４の全メモリセルに対して行い、その
結果を、各テスト毎に、テスタの不良情報格納メモリに
ストアしていく。そして、救済ルーチンにて、不良情報
格納メモリに記憶されている不良アドレスの解析を行
い、救済可能であれば、救済を実行し、確認テストにて
「良」と判定されれば、次のテストの実行に進む。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の手法に於いては、不良メモリセルのアドレス情報を
記憶するための不良情報格納メモリをＬＳＩテスタ内に
持たせる必要がある。したがって、ＬＳＩテスタの価格
上昇を招き、テストコストが増大するという問題点があ
った。
来の手法に於いては、不良メモリセルのアドレス情報を
記憶するための不良情報格納メモリをＬＳＩテスタ内に
持たせる必要がある。したがって、ＬＳＩテスタの価格
上昇を招き、テストコストが増大するという問題点があ
った。
【０００８】本発明は、かかる従来の問題点を解決し、
従来のような不良情報格納メモリを必要としない安価な
テスタにて冗長救済判定テストの実行を可能とした不揮
発性半導体記憶装置を提供するものである。
従来のような不良情報格納メモリを必要としない安価な
テスタにて冗長救済判定テストの実行を可能とした不揮
発性半導体記憶装置を提供するものである。
【０００９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、救済判定テストにて不良メモリセルが検出
されたか否かを示す情報を記憶する第１の記憶手段と、
救済判定テストにて不良メモリセルを含むことが検出さ
れたワード線及びビット線を示す情報を記憶する第２の
記憶手段とを備えたことを特徴とするものである。
記憶装置は、救済判定テストにて不良メモリセルが検出
されたか否かを示す情報を記憶する第１の記憶手段と、
救済判定テストにて不良メモリセルを含むことが検出さ
れたワード線及びビット線を示す情報を記憶する第２の
記憶手段とを備えたことを特徴とするものである。
【００１０】また、本発明の不揮発性半導体記憶装置
は、データ書き込み及びデータ消去を制御するライトス
テートマシーンと、該ライトステートマシーンを制御す
るアルゴリズムを記憶するライトステートマシーン制御
アルゴリズム記憶手段とを有する不揮発性半導体記憶装
置に於いて、救済判定テストにて不良メモリセルが検出
されたか否かを示す情報を記憶する第１の記憶手段と、
救済判定テストにて不良メモリセルを含むことが検出さ
れたワード線及びビット線を示す情報を記憶する第２の
記憶手段とを設けると共に、上記ライトステートマシー
ンにより上記記憶手段への書き込みを実行させるための
アルゴリズムを上記ライトステートマシーン制御アルゴ
リズム記憶手段に記憶させる構成としたことを特徴とす
るものである。
は、データ書き込み及びデータ消去を制御するライトス
テートマシーンと、該ライトステートマシーンを制御す
るアルゴリズムを記憶するライトステートマシーン制御
アルゴリズム記憶手段とを有する不揮発性半導体記憶装
置に於いて、救済判定テストにて不良メモリセルが検出
されたか否かを示す情報を記憶する第１の記憶手段と、
救済判定テストにて不良メモリセルを含むことが検出さ
れたワード線及びビット線を示す情報を記憶する第２の
記憶手段とを設けると共に、上記ライトステートマシー
ンにより上記記憶手段への書き込みを実行させるための
アルゴリズムを上記ライトステートマシーン制御アルゴ
リズム記憶手段に記憶させる構成としたことを特徴とす
るものである。
【００１１】かかる本発明の不揮発性半導体記憶装置に
よれば、救済判定テストにおいて不良メモリセルが検出
された場合、そのことを示す情報、並びに、不良メモリ
セルを含むワード線及びビット線を示す情報が、不揮発
性半導体記憶装置内部の記憶手段に記憶される。また、
その書き込みの制御は、ライトステートマシーンにより
実行される。そして、その後に実行される救済ルーチン
に於いて、上記記憶手段の内容が解析され、救済可能で
あれば、冗長置換が実行されるものである。
よれば、救済判定テストにおいて不良メモリセルが検出
された場合、そのことを示す情報、並びに、不良メモリ
セルを含むワード線及びビット線を示す情報が、不揮発
性半導体記憶装置内部の記憶手段に記憶される。また、
その書き込みの制御は、ライトステートマシーンにより
実行される。そして、その後に実行される救済ルーチン
に於いて、上記記憶手段の内容が解析され、救済可能で
あれば、冗長置換が実行されるものである。
【００１２】したがって、本発明の不揮発性半導体記憶
装置によれば、ＬＳＩテスタに、従来のような不良情報
格納メモリを持たせる必要が無くなり、安価なテスタを
用いることが可能となるため、テストコストの低減を達
成することができるものである。
装置によれば、ＬＳＩテスタに、従来のような不良情報
格納メモリを持たせる必要が無くなり、安価なテスタを
用いることが可能となるため、テストコストの低減を達
成することができるものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１４】図１は、本発明の一実施形態の不揮発性半
導体記憶装置のブロック図であり、図２は、該不揮発性
半導体記憶装置におけるウエハーテストのフローチャー
トである。
導体記憶装置のブロック図であり、図２は、該不揮発性
半導体記憶装置におけるウエハーテストのフローチャー
トである。
【００１５】図１に於いて、１はアドレスバッファ、２
はビット線デコーダ、３はワード線デコーダ、４はメモ
リセルアレイ、５はＩ／Ｏゲート、６は書き込み／消去
高電圧スイッチ、７はライトステートマシーン、８はス
テータスレジスタ、９1及び９2はタグメモリ、１０は救
済要求グローバルフラグ、１１は出力マルチプレクサ、
１２は入力バッファ、１３は出力バッファ、１４はライ
トステートマシーン制御用アルゴリズム（プログラム）
記憶部である。
はビット線デコーダ、３はワード線デコーダ、４はメモ
リセルアレイ、５はＩ／Ｏゲート、６は書き込み／消去
高電圧スイッチ、７はライトステートマシーン、８はス
テータスレジスタ、９1及び９2はタグメモリ、１０は救
済要求グローバルフラグ、１１は出力マルチプレクサ、
１２は入力バッファ、１３は出力バッファ、１４はライ
トステートマシーン制御用アルゴリズム（プログラム）
記憶部である。
【００１６】書き込み／消去高電圧スイッチ６は、書き
込み／消去時に必要となる高電圧を選択的に出力する電
圧スイッチング回路である。ライトステートマシーン７
は、その制御用アルゴリズム記憶部１４に記憶されるア
ルゴリズムに従って、書き込み／消去の動作を制御する
制御回路である。
込み／消去時に必要となる高電圧を選択的に出力する電
圧スイッチング回路である。ライトステートマシーン７
は、その制御用アルゴリズム記憶部１４に記憶されるア
ルゴリズムに従って、書き込み／消去の動作を制御する
制御回路である。
【００１７】タグメモリ９1は、メモリセルアレイ４の
各ワード線毎に１個ずつ設けられたワード線本数個のフ
ラグから成り、また、タグメモリ９2は、メモリセルア
レイ４の各ビット線毎に１個ずつ設けられたビット線本
数個のフラグから成る。該タグメモリを構成する各フラ
グは、メモリセルアレイ４を構成する不揮発性メモリセ
ルと同一構成の不揮発性メモリセルで構成されている。
ただし、回路的に消去は不可能とされている。これは、
一度、書き込まれた情報が、誤消去されることを防止す
るためである。救済判定テストにおいて、不良メモリセ
ルが検出された場合、タグメモリ９1及び９2中の対応す
るフラグ（不良メモリセルが含まれるワード線及びビッ
ト線に、それぞれ対応して設けられているフラグ）がセ
ットされる。なお、既にそのフラグがセットされている
場合は、改めてセット処理は行われない。
各ワード線毎に１個ずつ設けられたワード線本数個のフ
ラグから成り、また、タグメモリ９2は、メモリセルア
レイ４の各ビット線毎に１個ずつ設けられたビット線本
数個のフラグから成る。該タグメモリを構成する各フラ
グは、メモリセルアレイ４を構成する不揮発性メモリセ
ルと同一構成の不揮発性メモリセルで構成されている。
ただし、回路的に消去は不可能とされている。これは、
一度、書き込まれた情報が、誤消去されることを防止す
るためである。救済判定テストにおいて、不良メモリセ
ルが検出された場合、タグメモリ９1及び９2中の対応す
るフラグ（不良メモリセルが含まれるワード線及びビッ
ト線に、それぞれ対応して設けられているフラグ）がセ
ットされる。なお、既にそのフラグがセットされている
場合は、改めてセット処理は行われない。
【００１８】また、救済要求グローバルフラグ１０は、
救済判定テストにおいて、不良メモリセルが検出された
場合にセットされるフラグである。該救済要求グローバ
ルフラグも、メモリセルアレイ４を構成する不揮発性メ
モリセルと同一構成の不揮発性メモリセルで構成されて
いる。また、回路的に消去は不可能とされている。この
救済要求グローバルフラグについても、既に、セットさ
れている場合は、重ねてセット処理は行われない。
救済判定テストにおいて、不良メモリセルが検出された
場合にセットされるフラグである。該救済要求グローバ
ルフラグも、メモリセルアレイ４を構成する不揮発性メ
モリセルと同一構成の不揮発性メモリセルで構成されて
いる。また、回路的に消去は不可能とされている。この
救済要求グローバルフラグについても、既に、セットさ
れている場合は、重ねてセット処理は行われない。
【００１９】図２は、上述の通り、本実施形態における
ウエハテストのフローチャートであり、コンタクトチェ
ック、ＤＣテスト、及びファンクションテストの各テス
トを経た後、先ず、救済判定テスト１が行われる。該救
済判定テスト１は、書き込みテストである。先頭アドレ
スから順に、１メモリセルずつ書き込みテスト（書き込
み、読み出し、一致判定）を実行して行き、不良メモリ
セルが検出されれば、救済要求グローバルフラグ１０並
びにタグメモリ９1及び９2中の対応するフラグのセット
処理が行われる。この処理は、ライトステートマシーン
制御用アルゴリズム記憶部１４に書き込み制御用アルゴ
リズムを記憶させておくことによって行われる。なお、
上述したように、既に、救済要求グローバルフラグ１０
またはタグメモリ中のフラグがセットされている場合
は、重ねて、セット処理が行われることは無い。最終ア
ドレスのメモリセルのテストを終了すると、次のステッ
プである、救済判定テスト２に進む。なお、救済判定テ
スト１において救済不可能と判定されたチップは不良品
として処理される。
ウエハテストのフローチャートであり、コンタクトチェ
ック、ＤＣテスト、及びファンクションテストの各テス
トを経た後、先ず、救済判定テスト１が行われる。該救
済判定テスト１は、書き込みテストである。先頭アドレ
スから順に、１メモリセルずつ書き込みテスト（書き込
み、読み出し、一致判定）を実行して行き、不良メモリ
セルが検出されれば、救済要求グローバルフラグ１０並
びにタグメモリ９1及び９2中の対応するフラグのセット
処理が行われる。この処理は、ライトステートマシーン
制御用アルゴリズム記憶部１４に書き込み制御用アルゴ
リズムを記憶させておくことによって行われる。なお、
上述したように、既に、救済要求グローバルフラグ１０
またはタグメモリ中のフラグがセットされている場合
は、重ねて、セット処理が行われることは無い。最終ア
ドレスのメモリセルのテストを終了すると、次のステッ
プである、救済判定テスト２に進む。なお、救済判定テ
スト１において救済不可能と判定されたチップは不良品
として処理される。
【００２０】救済判定テスト２は、消去テストである。
上記書き込みテストと同様に、先頭アドレスから順に、
１メモリセルずつ消去テスト（消去、読み出し、一致判
定）を実行して行き、不良メモリセルが検出されれば、
救済要求グローバルフラグ１０並びにタグメモリ９1及
び９2中の対応するフラグのセット処理が行われる。こ
の処理は、ライトステートマシーン制御用アルゴリズム
記憶部１４に書き込み制御用アルゴリズムを記憶させて
おくことによって行われる。なお、上述したように、既
に、救済要求グローバルフラグ１０またはタグメモリ中
のフラグがセットされている場合は、重ねて、セット処
理が行われることは無い。最終アドレスのメモリセルの
テストを終了すると、次のステップである、救済判定テ
スト３に進む。なお、救済判定テスト２において救済不
可能と判定されたチップは不良品として処理される。
上記書き込みテストと同様に、先頭アドレスから順に、
１メモリセルずつ消去テスト（消去、読み出し、一致判
定）を実行して行き、不良メモリセルが検出されれば、
救済要求グローバルフラグ１０並びにタグメモリ９1及
び９2中の対応するフラグのセット処理が行われる。こ
の処理は、ライトステートマシーン制御用アルゴリズム
記憶部１４に書き込み制御用アルゴリズムを記憶させて
おくことによって行われる。なお、上述したように、既
に、救済要求グローバルフラグ１０またはタグメモリ中
のフラグがセットされている場合は、重ねて、セット処
理が行われることは無い。最終アドレスのメモリセルの
テストを終了すると、次のステップである、救済判定テ
スト３に進む。なお、救済判定テスト２において救済不
可能と判定されたチップは不良品として処理される。
【００２１】救済判定テスト３は、読み出しテストであ
る。上記両テストと同様に、先頭アドレスから順に、１
メモリセルずつ読み出しテストを実行して行き、不良メ
モリセルが検出されれば、救済要求グローバルフラグ１
０並びにタグメモリ９1及び９2中の対応するフラグのセ
ット処理が行われる。この処理は、ライトステートマシ
ーン制御用アルゴリズム記憶部１４に書き込み制御用ア
ルゴリズムを記憶させておくことによって行われる。な
お、上述したように、既に、救済要求グローバルフラグ
１０またはタグメモリ中のフラグがセットされている場
合は、重ねて、セット処理が行われることは無い。最終
アドレスのメモリセルのテストを終了すると、次のステ
ップである、救済要否判定ステップに進む。なお、救済
判定テスト３において救済不可能と判定されたチップは
不良品として処理される。
る。上記両テストと同様に、先頭アドレスから順に、１
メモリセルずつ読み出しテストを実行して行き、不良メ
モリセルが検出されれば、救済要求グローバルフラグ１
０並びにタグメモリ９1及び９2中の対応するフラグのセ
ット処理が行われる。この処理は、ライトステートマシ
ーン制御用アルゴリズム記憶部１４に書き込み制御用ア
ルゴリズムを記憶させておくことによって行われる。な
お、上述したように、既に、救済要求グローバルフラグ
１０またはタグメモリ中のフラグがセットされている場
合は、重ねて、セット処理が行われることは無い。最終
アドレスのメモリセルのテストを終了すると、次のステ
ップである、救済要否判定ステップに進む。なお、救済
判定テスト３において救済不可能と判定されたチップは
不良品として処理される。
【００２２】なお、救済要求グローバルフラグ１０の処
理については、救済判定テスト１、２及び３を終了した
時点で、タグメモリ９1及び９2中の何れかのフラグがセ
ットされていれば、セットするようにしてもよい。
理については、救済判定テスト１、２及び３を終了した
時点で、タグメモリ９1及び９2中の何れかのフラグがセ
ットされていれば、セットするようにしてもよい。
【００２３】救済要否判定ステップにおいては、上記救
済要求グローバルフラグ１０の状態がチェックされ、該
フラグがリセット状態であれば、不良メモリセルを含ま
ない良品として処理される。
済要求グローバルフラグ１０の状態がチェックされ、該
フラグがリセット状態であれば、不良メモリセルを含ま
ない良品として処理される。
【００２４】一方、上記救済要求グローバルフラグ１０
がセットされていれば、図３に示す救済ルーチンに進
む。該救済ルーチンにおいては、上記タグメモリ９1及
び９2の内容解析が行われ、救済可能と判定されれば、
所定の冗長置換処理が実行される。すなわち、ヒューズ
切断等による、不良メモリセルを含むワード線及び／又
はビット線のデコーダ回路からの切り離し、並びに、ヒ
ューズの選択的切断等による、冗長デコーダに於ける置
換アドレス・プログラム処理が実行される。また、タグ
メモリ９1及び９2の内容解析の結果、救済不能と判定さ
れれば、不良品として処理される。
がセットされていれば、図３に示す救済ルーチンに進
む。該救済ルーチンにおいては、上記タグメモリ９1及
び９2の内容解析が行われ、救済可能と判定されれば、
所定の冗長置換処理が実行される。すなわち、ヒューズ
切断等による、不良メモリセルを含むワード線及び／又
はビット線のデコーダ回路からの切り離し、並びに、ヒ
ューズの選択的切断等による、冗長デコーダに於ける置
換アドレス・プログラム処理が実行される。また、タグ
メモリ９1及び９2の内容解析の結果、救済不能と判定さ
れれば、不良品として処理される。
【００２５】上記実施形態においては、ウエハテストに
おいて、救済判定テストを実行しているが、アセンブリ
後のパッケージテストにおいて、救済判定テスト及び救
済ルーチンを実行する構成としてもよい。
おいて、救済判定テストを実行しているが、アセンブリ
後のパッケージテストにおいて、救済判定テスト及び救
済ルーチンを実行する構成としてもよい。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明の
不揮発性半導体記憶装置は、救済判定テストにて不良メ
モリセルが検出されたか否かを示す情報を記憶する第１
の記憶手段と、救済判定テストにて不良メモリセルを含
むことが検出されたワード線及びビット線を示す情報を
記憶する第２の記憶手段とを設けたことを特徴とするも
のであり、また、本発明の不揮発性半導体記憶装置は、
データ書き込み及びデータ消去を制御するライトステー
トマシーンと、該ライトステートマシーンを制御するア
ルゴリズムを記憶するライトステートマシーン制御アル
ゴリズム記憶手段とを有する不揮発性半導体記憶装置に
於いて、救済判定テストにて不良メモリセルが検出され
たか否かを示す情報を記憶する第１の記憶手段と、救済
判定テストにて不良メモリセルを含むことが検出された
ワード線及びビット線を示す情報を記憶する第２の記憶
手段とを設けると共に、上記ライトステートマシーンに
より上記記憶手段への書き込みを実行させるためのアル
ゴリズムを上記ライトステートマシーン制御アルゴリズ
ム記憶手段に記憶させたことを特徴とするものであり、
かかる本発明の不揮発性半導体記憶装置によれば、救済
判定テストにおいて、従来のような不良情報格納メモリ
を必要としない安価なテスタにて良否の判定を行うこと
が可能となり、テストコストの低減を達成することがで
きるものである。
不揮発性半導体記憶装置は、救済判定テストにて不良メ
モリセルが検出されたか否かを示す情報を記憶する第１
の記憶手段と、救済判定テストにて不良メモリセルを含
むことが検出されたワード線及びビット線を示す情報を
記憶する第２の記憶手段とを設けたことを特徴とするも
のであり、また、本発明の不揮発性半導体記憶装置は、
データ書き込み及びデータ消去を制御するライトステー
トマシーンと、該ライトステートマシーンを制御するア
ルゴリズムを記憶するライトステートマシーン制御アル
ゴリズム記憶手段とを有する不揮発性半導体記憶装置に
於いて、救済判定テストにて不良メモリセルが検出され
たか否かを示す情報を記憶する第１の記憶手段と、救済
判定テストにて不良メモリセルを含むことが検出された
ワード線及びビット線を示す情報を記憶する第２の記憶
手段とを設けると共に、上記ライトステートマシーンに
より上記記憶手段への書き込みを実行させるためのアル
ゴリズムを上記ライトステートマシーン制御アルゴリズ
ム記憶手段に記憶させたことを特徴とするものであり、
かかる本発明の不揮発性半導体記憶装置によれば、救済
判定テストにおいて、従来のような不良情報格納メモリ
を必要としない安価なテスタにて良否の判定を行うこと
が可能となり、テストコストの低減を達成することがで
きるものである。
【図１】本発明の一実施形態の不揮発性半導体記憶装置
のブロック構成図である。
のブロック構成図である。
【図２】同実施形態に於けるウエハテストのフローチャ
ートである。
ートである。
【図３】図２に示す救済ルーチンの詳細を示すフローチ
ャートである。
ャートである。
【図４】従来の不揮発性半導体記憶装置のブロック構成
図である。
図である。
【図５】同不揮発性半導体記憶装置に於けるウエハテス
トのフローチャートである。
トのフローチャートである。
４ メモリセルアレイ ７ ライトステートマシーン ９1、９2 タグメモリ １０ 救済要求グローバルフラグ １４ ライトステートマシーン制御用アルゴリ
ズム記憶部
ズム記憶部
Claims (2)
- 【請求項１】 救済判定テストにて不良メモリセルが検
出されたか否かを示す情報を記憶する第１の記憶手段
と、救済判定テストにて不良メモリセルを含むことが検
出されたワード線及びビット線を示す情報を記憶する第
２の記憶手段とと設けたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 データ書き込み及びデータ消去を制御す
るライトステートマシーンと、該ライトステートマシー
ンを制御するアルゴリズムを記憶するライトステートマ
シーン制御アルゴリズム記憶手段とを有する不揮発性半
導体記憶装置に於いて、救済判定テストにて不良メモリ
セルが検出されたか否かを示す情報を記憶する第１の記
憶手段と、救済判定テストにて不良メモリセルを含むこ
とが検出されたワード線及びビット線を示す情報を記憶
する第２の記憶手段とを設けると共に、上記ライトステ
ートマシーンにより上記記憶手段への書き込みを実行さ
せるためのアルゴリズムを上記ライトステートマシーン
制御アルゴリズム記憶手段に記憶させたことを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP06572197A JP3483724B2 (ja) | 1997-03-19 | 1997-03-19 | 不揮発性半導体記憶装置 |
| US09/001,555 US6112321A (en) | 1997-03-19 | 1997-12-31 | Nonvolatile semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06572197A JP3483724B2 (ja) | 1997-03-19 | 1997-03-19 | 不揮発性半導体記憶装置 |
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|---|---|
| JPH10261300A true JPH10261300A (ja) | 1998-09-29 |
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