JPH01179352A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01179352A JPH01179352A JP62332346A JP33234687A JPH01179352A JP H01179352 A JPH01179352 A JP H01179352A JP 62332346 A JP62332346 A JP 62332346A JP 33234687 A JP33234687 A JP 33234687A JP H01179352 A JPH01179352 A JP H01179352A
- Authority
- JP
- Japan
- Prior art keywords
- pellet
- trimming
- integrated circuit
- semiconductor integrated
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にそのパッケー
ジを改善した半導体集積回路装置に関する。
ジを改善した半導体集積回路装置に関する。
従来の半導体集積回路装置におけるパッケージは、第３
図（ａ）及び（ｂ）に平面図及びその正面図を示すよう
に、パッケージ本体２１の中央部に設けたペレット収容
窓部２２内にペレット１１を収容し、パッケージ本体２
１の側面に突出された外部リード２７に接続されている
内部リード２４にペレット１１をボンディングワイヤ２
５により電気的に接続している。このペレット収容窓部
２２は、図外のキャップで封止している。
図（ａ）及び（ｂ）に平面図及びその正面図を示すよう
に、パッケージ本体２１の中央部に設けたペレット収容
窓部２２内にペレット１１を収容し、パッケージ本体２
１の側面に突出された外部リード２７に接続されている
内部リード２４にペレット１１をボンディングワイヤ２
５により電気的に接続している。このペレット収容窓部
２２は、図外のキャップで封止している。
一方、この種の半導体集積回路装置では、回路構成上の
要求により、半導体集積回路装置に接続する抵抗値、コ
ンデンサ容量値のトリミングを実施する必要がある場合
、外付の部品を使用し、この半導体集積回路装置を実装
するプリント基板上に構成していた。
要求により、半導体集積回路装置に接続する抵抗値、コ
ンデンサ容量値のトリミングを実施する必要がある場合
、外付の部品を使用し、この半導体集積回路装置を実装
するプリント基板上に構成していた。
上述した従来の半導体集積回路装置は、抵抗値。
コンデンサ容量値等のトリミングを実施する場合には、
外付の部品を使用して半導体集積回路装置を実装するプ
リント基板上に構成する必要があるため、プリント基板
の面積が太き（なるという問題があった。また、ペレッ
トを電気的に動作させた状態でトリミングを行うことが
難しく、特性の向上を図ることが難しい。更に、抵抗値
、コンデンサの容量値に任意の温度係数が要求される場
合、ペレット上に構成するのは困難であり、やはりプリ
ント基板上に構成しなければならないという問題がある
。
外付の部品を使用して半導体集積回路装置を実装するプ
リント基板上に構成する必要があるため、プリント基板
の面積が太き（なるという問題があった。また、ペレッ
トを電気的に動作させた状態でトリミングを行うことが
難しく、特性の向上を図ることが難しい。更に、抵抗値
、コンデンサの容量値に任意の温度係数が要求される場
合、ペレット上に構成するのは困難であり、やはりプリ
ント基板上に構成しなければならないという問題がある
。
本発明は、抵抗やコンデンサ等を装置内に一体に構成で
き、特性の向上及び装置の小型化を達成することができ
る半導体集積回路装置を提供することを目的としている
。
き、特性の向上及び装置の小型化を達成することができ
る半導体集積回路装置を提供することを目的としている
。
本発明の半導体集積回路装置は、パッケージ本体にペレ
ット収容窓部とトリミング素子収容窓部を夫々独立して
設け、ペレット収容窓部内にはペレットを搭載して外部
リードとの電気接続を行い、トリミング素子収容窓部内
には抵抗、コンデンサ等のトリミング可能な素子を搭載
してペレット及び外部リードに夫々電気接続した構成と
している。
ット収容窓部とトリミング素子収容窓部を夫々独立して
設け、ペレット収容窓部内にはペレットを搭載して外部
リードとの電気接続を行い、トリミング素子収容窓部内
には抵抗、コンデンサ等のトリミング可能な素子を搭載
してペレット及び外部リードに夫々電気接続した構成と
している。
次に、本発明を図面を参照して説明する。
第１図は本発明をセラミックのフラットパッケージに適
用した一例を示しており、同図（ａ）は平面図、同図（
ｂ）は正面図である。図において、セラミックからなる
パッケージ本体１には２つの凹部を形成し、一方をペレ
ット収容窓部２．他方をトリミング素子収容窓部３とし
て構成している。
用した一例を示しており、同図（ａ）は平面図、同図（
ｂ）は正面図である。図において、セラミックからなる
パッケージ本体１には２つの凹部を形成し、一方をペレ
ット収容窓部２．他方をトリミング素子収容窓部３とし
て構成している。
そして、ペレット収容窓部２内にはペレット１１を搭載
し、この窓部２の周囲に配置した内部リード４にボンデ
ィングワイヤ５により接続している。
し、この窓部２の周囲に配置した内部リード４にボンデ
ィングワイヤ５により接続している。
また、トリミング素子収容部３内には、夫々電極６に接
続された抵抗や容量等のトリミング素子１２を搭載して
いる。こ−れらのトリミング素子１２は、例えばセラミ
ック本体１上に厚膜印刷技術或いは薄膜技術により構成
している。
続された抵抗や容量等のトリミング素子１２を搭載して
いる。こ−れらのトリミング素子１２は、例えばセラミ
ック本体１上に厚膜印刷技術或いは薄膜技術により構成
している。
なお、前記内部リード４はパッケージ本体１の側面に突
出された外部リード７に電気接続され、或いは前記トリ
ミング素子収容部３の電極６に電気接続されている。ま
た、この電極６も外部リード７に電気接続されている。
出された外部リード７に電気接続され、或いは前記トリ
ミング素子収容部３の電極６に電気接続されている。ま
た、この電極６も外部リード７に電気接続されている。
この構成によれば、ペレット収容窓部２内にペレット１
１を収容し、かつ電気接続を行った上で、ペレット収容
窓部２を図外のキャップにより封止する。しかる後、ト
リミング素子収容窓部３に収容したトリミング素子１２
のトリミングを行う。
１を収容し、かつ電気接続を行った上で、ペレット収容
窓部２を図外のキャップにより封止する。しかる後、ト
リミング素子収容窓部３に収容したトリミング素子１２
のトリミングを行う。
このトリミング作業はペレット１１の組立作業後に行う
ため、ペレット１１を電気的に動作させた状態において
機能トリミングを行うことが可能となる。また、トリミ
ング作業時、ペレット収容窓部２はキャップにより封止
しであるため、トリミング或いはサンドブラストトリミ
ング等の方法を使用してもペレット１１は損傷を受ける
ことはない。
ため、ペレット１１を電気的に動作させた状態において
機能トリミングを行うことが可能となる。また、トリミ
ング作業時、ペレット収容窓部２はキャップにより封止
しであるため、トリミング或いはサンドブラストトリミ
ング等の方法を使用してもペレット１１は損傷を受ける
ことはない。
これらの技術を用いることによって、抵抗値、コンデン
サの容量値に任意の温度係数を持たせることが可能であ
る。また、このトリミング作業を実施した後、トリミン
グ素子収容窓部３をキャップ等により封止する。
サの容量値に任意の温度係数を持たせることが可能であ
る。また、このトリミング作業を実施した後、トリミン
グ素子収容窓部３をキャップ等により封止する。
これにより、この半導体集積回路装置用パッケージでは
、外付は部品を使用して同等機能を実現した場合と比較
して装置の小型化が可能となり、かつトリミングを好適
に行うことが可能となって電気特性の改善を図ることが
可能となる。
、外付は部品を使用して同等機能を実現した場合と比較
して装置の小型化が可能となり、かつトリミングを好適
に行うことが可能となって電気特性の改善を図ることが
可能となる。
第２図は本発明の他の実施例を示し、同図（ａ）は平面
図、同図（ｂ）は正面図である。なお、第１図（ａ）及
び（ｂ）と同一部分には同一符号を付しである。
図、同図（ｂ）は正面図である。なお、第１図（ａ）及
び（ｂ）と同一部分には同一符号を付しである。
この実施例では、ペレット収容窓部２の両側に２個のト
リミング素子収容窓部３，３を設け、夫々にトリミング
素子１２を収納させている。この実施例では、第１図の
実施例と同様の効果が得られるとともに、トリミング素
子収容窓部を２個に分割しているため、ペレット１１と
トリミング素子１２間の内部配線や、これらと外部リー
ド７との配線長さを短くでき、半導体集積回路装置の特
性劣化を防止できる効果がある。
リミング素子収容窓部３，３を設け、夫々にトリミング
素子１２を収納させている。この実施例では、第１図の
実施例と同様の効果が得られるとともに、トリミング素
子収容窓部を２個に分割しているため、ペレット１１と
トリミング素子１２間の内部配線や、これらと外部リー
ド７との配線長さを短くでき、半導体集積回路装置の特
性劣化を防止できる効果がある。
以上説明したように本発明は、パッケージ本体にペレッ
ト収容窓部とトリミング素子収容窓部を夫々独立して設
け、夫々の収容窓部内にペレット及びトリミング素子を
収納しているので、ベレントの封止後にペレットを電気
的に動作させた状態において、トリミング素子の機能ト
リミングを行うことが可能となり、電気特性の改善を図
るとともに、外付は部品を使用して同等機能を実現した
場合と比較して装置の小型化を実現できる効果がある。
ト収容窓部とトリミング素子収容窓部を夫々独立して設
け、夫々の収容窓部内にペレット及びトリミング素子を
収納しているので、ベレントの封止後にペレットを電気
的に動作させた状態において、トリミング素子の機能ト
リミングを行うことが可能となり、電気特性の改善を図
るとともに、外付は部品を使用して同等機能を実現した
場合と比較して装置の小型化を実現できる効果がある。
第１図（ａ）及び（ｂ）は本発明の一実施例の平面図及
びその正面図、第２図（ａ）及び（ｂ）は本発明の他の
実施例の平面図及び正面図、第３図（ａ）及び（ｂ）は
従来の半導体集積回路装置゛の平面図及びその正面図で
ある。 １．２１・・・パッケージ本体、２．２２・・・ペレッ
ト収容窓部、３・・・トリミング素子収容窓部、 ４゜
２４・・・内部リード、５，２５・・・ボンディングワ
イヤ、６・・・電極、７，２７・・・外部リード、１１
・・・ペレット、１２・・・トリミング素子。 第１図 第２図 第３図 （ｂ）
びその正面図、第２図（ａ）及び（ｂ）は本発明の他の
実施例の平面図及び正面図、第３図（ａ）及び（ｂ）は
従来の半導体集積回路装置゛の平面図及びその正面図で
ある。 １．２１・・・パッケージ本体、２．２２・・・ペレッ
ト収容窓部、３・・・トリミング素子収容窓部、 ４゜
２４・・・内部リード、５，２５・・・ボンディングワ
イヤ、６・・・電極、７，２７・・・外部リード、１１
・・・ペレット、１２・・・トリミング素子。 第１図 第２図 第３図 （ｂ）
Claims (1)
- （１）外部リードを突出形成したパッケージ本体にペレ
ット収容窓部とトリミング素子収容窓部を夫々独立して
設け、ペレット収容窓部内にはペレットを搭載して外部
リードとの電気接続を行い、トリミング素子収容窓部内
には抵抗、コンデンサ等のトリミング可能な素子を搭載
して前記ペレット及び外部リードに夫々電気接続したこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332346A JPH01179352A (ja) | 1987-12-30 | 1987-12-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332346A JPH01179352A (ja) | 1987-12-30 | 1987-12-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179352A true JPH01179352A (ja) | 1989-07-17 |
Family
ID=18253933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332346A Pending JPH01179352A (ja) | 1987-12-30 | 1987-12-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472650U (ja) * | 1990-11-06 | 1992-06-26 | ||
| KR100444169B1 (ko) * | 2001-12-28 | 2004-08-11 | 동부전자 주식회사 | 테스트용 세라믹 패키지 |
-
1987
- 1987-12-30 JP JP62332346A patent/JPH01179352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472650U (ja) * | 1990-11-06 | 1992-06-26 | ||
| KR100444169B1 (ko) * | 2001-12-28 | 2004-08-11 | 동부전자 주식회사 | 테스트용 세라믹 패키지 |
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