JPH01179357A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01179357A JPH01179357A JP63000233A JP23388A JPH01179357A JP H01179357 A JPH01179357 A JP H01179357A JP 63000233 A JP63000233 A JP 63000233A JP 23388 A JP23388 A JP 23388A JP H01179357 A JPH01179357 A JP H01179357A
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- JP
- Japan
- Prior art keywords
- region
- base
- emitter
- shallow
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特にＩＣ，ＬＳ
Ｉなどの素子を形成する半導体装置の製造方法に関する
。
Ｉなどの素子を形成する半導体装置の製造方法に関する
。
（従来の技術）
一般に、バイポーラトランジスタの高性能化を図るため
には、ベースシート抵抗を下げ、かつベース幅を薄くす
ることが良いとされている。このため従来この種の半導
体装置を製造するに際しては、ベース不純物導入のため
のイオン注入を、浅い（シャロー）領域と深い（ディー
プ）領域の２回に分けて行うようにしている。
には、ベースシート抵抗を下げ、かつベース幅を薄くす
ることが良いとされている。このため従来この種の半導
体装置を製造するに際しては、ベース不純物導入のため
のイオン注入を、浅い（シャロー）領域と深い（ディー
プ）領域の２回に分けて行うようにしている。
第３図（ａ）乃至（Ｃ）はこの種の従来のイオン注入エ
ミッタ型ｎｐｎ型トランジスタの製造方法を示している
。
ミッタ型ｎｐｎ型トランジスタの製造方法を示している
。
先ず、同図（ａ）されるように、ｎ型シリコン基板４１
にベース電極取出用の外部ベース領域４２を形成すると
ともに、ベース領域形成予定部に比較的高濃度の浅いｐ
型のシャロー領域４３を形成する。次に、同図（ｂ）に
示されるように、ベース領域形成予定部に通常濃度の比
較的深いｐ型のディープ領域４５を形成する。そして、
同図（Ｃ）に示されるように、エミッタ領域形成予定部
にｎ型のエミッタ領域４６を形成する。尚、４４はマス
ク材である。
にベース電極取出用の外部ベース領域４２を形成すると
ともに、ベース領域形成予定部に比較的高濃度の浅いｐ
型のシャロー領域４３を形成する。次に、同図（ｂ）に
示されるように、ベース領域形成予定部に通常濃度の比
較的深いｐ型のディープ領域４５を形成する。そして、
同図（Ｃ）に示されるように、エミッタ領域形成予定部
にｎ型のエミッタ領域４６を形成する。尚、４４はマス
ク材である。
この製造方法によれば、高濃度のシャロー領域４３ａの
存在により、内部ベース４５ａと外部ベース４２との間
のベースシート抵抗を下げることができる。
存在により、内部ベース４５ａと外部ベース４２との間
のベースシート抵抗を下げることができる。
また、シャロー領域４３はエミッタ領域４６よりも浅い
ので、内部ベース不純物分布つまりベース幅の制御をデ
ィープ領域４５へのイオン注入で行うことができ、シャ
ロー領域４３ａのベースシート抵抗とは独立に内部ベー
ス不純物分布を決めることができ、これによりベース幅
を薄くすることができる。
ので、内部ベース不純物分布つまりベース幅の制御をデ
ィープ領域４５へのイオン注入で行うことができ、シャ
ロー領域４３ａのベースシート抵抗とは独立に内部ベー
ス不純物分布を決めることができ、これによりベース幅
を薄くすることができる。
（発明が解決しようとする問題点）
しかしながら、上述のような製造方法では、ベースシャ
ロー領域４３がエミッタ領域４６よりも深くなると、直
流電流増幅率ｈ□やベース幅に影響を及ぼし制御が難し
くなるので、ベースシャロー領域４３をエミッタ領域４
６よりも浅くすることが必要になる。
ロー領域４３がエミッタ領域４６よりも深くなると、直
流電流増幅率ｈ□やベース幅に影響を及ぼし制御が難し
くなるので、ベースシャロー領域４３をエミッタ領域４
６よりも浅くすることが必要になる。
このためエミッタ領域４６のシャロー化を進めようとす
れば、ベースシャロー領域４３をさらに浅くすることが
必要になり、したがってベースシート抵抗を低抵抗に保
持しようとすれば、ベースシャロー領域４３の不純物を
さらに高濃度化することが必要になる。
れば、ベースシャロー領域４３をさらに浅くすることが
必要になり、したがってベースシート抵抗を低抵抗に保
持しようとすれば、ベースシャロー領域４３の不純物を
さらに高濃度化することが必要になる。
そして、ベースシャロー領域４３を高濃度化すれば、エ
ミッタ・ベース間の耐圧が低くなるという問題がある。
ミッタ・ベース間の耐圧が低くなるという問題がある。
そこで、本発明の目的は、上述した従来の技術が有する
問題点を解消し、ベースシート抵抗を低くでき、ベース
幅を薄くでき、かつエミッタ・ベース間の耐圧を良好に
保てる半導体装置の製造方法を提供することにある。
問題点を解消し、ベースシート抵抗を低くでき、ベース
幅を薄くでき、かつエミッタ・ベース間の耐圧を良好に
保てる半導体装置の製造方法を提供することにある。
（問題点を解決するための手段）
上記目的を達成するために、本発明は、半導体基板のベ
ース領域形成予定部に十分高濃度なベースシャロー領域
を形成する工程と、このベースシャロー領域のエミッタ
領域形成予定部に溝部を形成する工程と、この溝部から
不純物を導入して上記ベースシャロー領域よりも深いベ
ースディーブ領域を形成する工程と、前記エミッタ形成
予定部にエミッタ領域を形成する工程とを備えたことを
特徴とするものである。
ース領域形成予定部に十分高濃度なベースシャロー領域
を形成する工程と、このベースシャロー領域のエミッタ
領域形成予定部に溝部を形成する工程と、この溝部から
不純物を導入して上記ベースシャロー領域よりも深いベ
ースディーブ領域を形成する工程と、前記エミッタ形成
予定部にエミッタ領域を形成する工程とを備えたことを
特徴とするものである。
（作 用）
本発明によれば、ベースシャロー領域に形成した溝部か
ら不純物を導入してペースディープ領域およびエミッタ
領域を形成する。従って、ベースシャロー領域の深さに
影響されずに、ペースディープ領域の不純物分布つまり
ベース幅並びにエミツタ幅を決めることができる。よっ
てベースシャワー領域をある程度深く形成でき、もって
ベースシャロー領域をそれ程高濃度化することなしにベ
ースシート抵抗を低くでき、したがって高濃度化に伴う
エミッタ・ベース間の耐圧低下を防止することができる
ものである。
ら不純物を導入してペースディープ領域およびエミッタ
領域を形成する。従って、ベースシャロー領域の深さに
影響されずに、ペースディープ領域の不純物分布つまり
ベース幅並びにエミツタ幅を決めることができる。よっ
てベースシャワー領域をある程度深く形成でき、もって
ベースシャロー領域をそれ程高濃度化することなしにベ
ースシート抵抗を低くでき、したがって高濃度化に伴う
エミッタ・ベース間の耐圧低下を防止することができる
ものである。
（実施例）
以下、本発明による半導体装置の製造方法の一実施例を
第１図および第２図を参照して説明する。
第１図および第２図を参照して説明する。
第１図を参照して、ダイレクトイオン注入エミッタ型パ
イボーラド今ンジスタを一例にして説明すると、先ず、
第１図（ａ）に示されるように、ｎ型シリコン基板１１
をマスク材１４でおおい、極めて高濃度なｐ型の不純物
をイオン注入し、ベース電極取出用の非常に高濃度なｐ
型の外部ベース領域１２を形成する。また、ベース領域
形成予定部に高濃度な、例えばボロン等の不純物を注入
し、十分に高濃度なｐ＋型のベースシャロー領域１３を
形成する。
イボーラド今ンジスタを一例にして説明すると、先ず、
第１図（ａ）に示されるように、ｎ型シリコン基板１１
をマスク材１４でおおい、極めて高濃度なｐ型の不純物
をイオン注入し、ベース電極取出用の非常に高濃度なｐ
型の外部ベース領域１２を形成する。また、ベース領域
形成予定部に高濃度な、例えばボロン等の不純物を注入
し、十分に高濃度なｐ＋型のベースシャロー領域１３を
形成する。
次に、第１図（ｂ）に示されるように、ベースシャロー
領域１３内のエミッタ領域形成予定部に溝部１０を形成
する。この溝部１０は、フォトレジストパターン等をマ
スク材１４ａとして、ＲＩＥ法により選択的にエツチン
グして形成し、本実施例では、ｎ型シリコン基板１１に
達しない程度の深さに形成する。
領域１３内のエミッタ領域形成予定部に溝部１０を形成
する。この溝部１０は、フォトレジストパターン等をマ
スク材１４ａとして、ＲＩＥ法により選択的にエツチン
グして形成し、本実施例では、ｎ型シリコン基板１１に
達しない程度の深さに形成する。
次に、第１図（Ｃ）に示されるように、上記マスク材１
４ａをマスクにして、例えばボロン等の、そしてここで
は通常濃度のｐ型の不純物を、溝部１０からイオン注入
して、エミッタ形成予定部下にベースシャロー領域１３
よりも深くなるようにｐ型のペースディープ領域１５を
形成する。
４ａをマスクにして、例えばボロン等の、そしてここで
は通常濃度のｐ型の不純物を、溝部１０からイオン注入
して、エミッタ形成予定部下にベースシャロー領域１３
よりも深くなるようにｐ型のペースディープ領域１５を
形成する。
次に、第１図（ｄ）に示されるように、上記マスク材１
４ａをマスクにして、溝部１０から例えばひ素等のｎ型
不純物をイオン注入し、ペースディープ領域１５上のエ
ミッタ形成予定部にエミッタ領域１６を形成する。
４ａをマスクにして、溝部１０から例えばひ素等のｎ型
不純物をイオン注入し、ペースディープ領域１５上のエ
ミッタ形成予定部にエミッタ領域１６を形成する。
その後は、第１図（ｅ）に示されるように、層間絶縁膜
１７を形成するとともに、コンタクトホール１８を形成
し、さらにアルミニウム配線１９を形成して、これによ
り主要工程を終了する。
１７を形成するとともに、コンタクトホール１８を形成
し、さらにアルミニウム配線１９を形成して、これによ
り主要工程を終了する。
次に、第２図を参照して、ポリシリコンエミッタ型バイ
ポーラトランジスタを一例１゛こして説明する。先ず、
上記のイオン注入エミッタ型と同様に、マスク材をマス
クとして、ｎ型シリコン基板２１に非常に高濃度な不純
物を注入してｐ 型の外部ペース領域２２を形成し、さ
らにペース領域形成予定部に十分高濃度な不純物を注入
して、ベースシャロー領域２３を形成する。ここまでの
工程の図示は省略している。
ポーラトランジスタを一例１゛こして説明する。先ず、
上記のイオン注入エミッタ型と同様に、マスク材をマス
クとして、ｎ型シリコン基板２１に非常に高濃度な不純
物を注入してｐ 型の外部ペース領域２２を形成し、さ
らにペース領域形成予定部に十分高濃度な不純物を注入
して、ベースシャロー領域２３を形成する。ここまでの
工程の図示は省略している。
次に、第２図（ａ）に示されるように、シリコン基板２
１の全面にＣＶ Ｄ −Ｓ ｉｏ ２膜２４を形成する
とともに、エミッタ領域形成予定部に溝部２０を形成す
る。この溝部２０は、マスク材２５をマスクとして、Ｒ
ＩＥ法により選択的にエツチングして形成し、本実施例
では、ｎ型シリコン基板２１に達しない程度の深さに形
成する。
１の全面にＣＶ Ｄ −Ｓ ｉｏ ２膜２４を形成する
とともに、エミッタ領域形成予定部に溝部２０を形成す
る。この溝部２０は、マスク材２５をマスクとして、Ｒ
ＩＥ法により選択的にエツチングして形成し、本実施例
では、ｎ型シリコン基板２１に達しない程度の深さに形
成する。
次に、第２図（ｂ）に示されるように、上記マスク材２
５を除去したのち、ＣＶ Ｄ Ｓ ｉＯ２膜２４をマ
スクとして、溝部２０から不純物をイオン注入し、エミ
ッタ形成予定部下にベースシャロー領域２３よりも深い
ｐ型のペースディープ領域２６を形成する。
５を除去したのち、ＣＶ Ｄ Ｓ ｉＯ２膜２４をマ
スクとして、溝部２０から不純物をイオン注入し、エミ
ッタ形成予定部下にベースシャロー領域２３よりも深い
ｐ型のペースディープ領域２６を形成する。
次に、全面に多結晶シリコン２７を形成するとともに、
これにｎ型の不純物をイオン注入し、さらに、第２図（
Ｃ）に示されるように、多結晶シリコン２７をエミッタ
領域形成予定部に合わせてパターニングする。
これにｎ型の不純物をイオン注入し、さらに、第２図（
Ｃ）に示されるように、多結晶シリコン２７をエミッタ
領域形成予定部に合わせてパターニングする。
その後は、第２図（ｄ）に示されるように、層間絶縁膜
２９を全面に堆積し、熱処理によって層間絶縁膜２９の
形状を平坦にするとともに、溝部２０内の多結晶シリコ
ン２７よりエミッタ形成予定部内へｎ型の不純物を拡散
させ、ペースディープ領域２６上にエミッタ領域２８を
形成する。そして、コンタクトホール３０を形成し、さ
らにアルミニウム配線３１を形成して、これにより主要
工程を終了する。
２９を全面に堆積し、熱処理によって層間絶縁膜２９の
形状を平坦にするとともに、溝部２０内の多結晶シリコ
ン２７よりエミッタ形成予定部内へｎ型の不純物を拡散
させ、ペースディープ領域２６上にエミッタ領域２８を
形成する。そして、コンタクトホール３０を形成し、さ
らにアルミニウム配線３１を形成して、これにより主要
工程を終了する。
これらの実施例によれば、ベースシャロー領域内に溝部
を形成し、この溝部から不純物を導入してベースシャロ
ー領域よりも深いペースディープ領域を形成すると共に
、このペースディープ領域上にエミッタ領域を形成する
ことになるので、ベースシャロー領域をある程度深く形
成しても、ペースディープ領域の不純物分布つまりベー
ス幅並びにエミツタ幅に影響を及ぼすことはない。
を形成し、この溝部から不純物を導入してベースシャロ
ー領域よりも深いペースディープ領域を形成すると共に
、このペースディープ領域上にエミッタ領域を形成する
ことになるので、ベースシャロー領域をある程度深く形
成しても、ペースディープ領域の不純物分布つまりベー
ス幅並びにエミツタ幅に影響を及ぼすことはない。
このためベースシャロー領域を高濃度化することなくペ
ースシート抵抗を低くすることができ、したがって高濃
度化に伴うエミッタ・ペース間の耐圧低下を防止するこ
とができる等の効果が得られる。
ースシート抵抗を低くすることができ、したがって高濃
度化に伴うエミッタ・ペース間の耐圧低下を防止するこ
とができる等の効果が得られる。
以上の説明から明らかなように、本発明によれば、ベー
スシャロー領域に溝部を形成し、この溝部から不純物を
導入してベースシャロー領域よりも深いペースディープ
領域を形成し、このペースディープ領域上にエミッタ領
域を形成するようにしているので、ベースシャロー領域
をある程度深く形成でき、もってベースシャロー領域を
高濃度化することなしにベースシート抵抗を低くでき、
したがって高濃度化に伴うエミッタ・ベース間の耐圧低
下を防止することができる。
スシャロー領域に溝部を形成し、この溝部から不純物を
導入してベースシャロー領域よりも深いペースディープ
領域を形成し、このペースディープ領域上にエミッタ領
域を形成するようにしているので、ベースシャロー領域
をある程度深く形成でき、もってベースシャロー領域を
高濃度化することなしにベースシート抵抗を低くでき、
したがって高濃度化に伴うエミッタ・ベース間の耐圧低
下を防止することができる。
第１図（ａ）〜（ｅ）は本発明による半導体装置の製造
方法の一実施例を示す工程図、第２図（、ａ）〜（ｄ）
は同地の実施例を示す工程図、第３図（ａ）〜（ｃ）は
従来の半導体装置の製造方法を示す工程図である。 １０．２０・・・溝部、１１．２１・・・ｎ型シリコン
基板、１３．２３・・・ベースシャロー領域、１５゜２
６・・・ペースディープ領域、１６．２８・・・エミッ
タ領域。 出願人代理人 佐 藤 −雄 鷺２図
方法の一実施例を示す工程図、第２図（、ａ）〜（ｄ）
は同地の実施例を示す工程図、第３図（ａ）〜（ｃ）は
従来の半導体装置の製造方法を示す工程図である。 １０．２０・・・溝部、１１．２１・・・ｎ型シリコン
基板、１３．２３・・・ベースシャロー領域、１５゜２
６・・・ペースディープ領域、１６．２８・・・エミッ
タ領域。 出願人代理人 佐 藤 −雄 鷺２図
Claims (1)
- １、半導体基板のベース領域形成予定部に十分高濃度な
ベースシャロー領域を形成する工程と、このベースシャ
ロー領域のエミッタ領域形成予定部に溝部を形成する工
程と、この溝部から不純物を導入して上記ベースシャロ
ー領域よりも深いベースディーブ領域を形成する工程と
、前記エミッタ領域形成予定部にエミッタ領域を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000233A JPH01179357A (ja) | 1988-01-04 | 1988-01-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000233A JPH01179357A (ja) | 1988-01-04 | 1988-01-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179357A true JPH01179357A (ja) | 1989-07-17 |
Family
ID=11468249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000233A Pending JPH01179357A (ja) | 1988-01-04 | 1988-01-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340752A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method for forming a bipolar transistor using doped SOG |
| JP2006196914A (ja) * | 1993-09-27 | 2006-07-27 | Sgs Thomson Microelettronica Spa | 集積回路の製造方法 |
| US8487631B2 (en) | 2010-01-28 | 2013-07-16 | Panasonic Corporation | Battery module |
-
1988
- 1988-01-04 JP JP63000233A patent/JPH01179357A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340752A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method for forming a bipolar transistor using doped SOG |
| JP2006196914A (ja) * | 1993-09-27 | 2006-07-27 | Sgs Thomson Microelettronica Spa | 集積回路の製造方法 |
| US8487631B2 (en) | 2010-01-28 | 2013-07-16 | Panasonic Corporation | Battery module |
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