JPH0557741B2 - - Google Patents

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JPH0557741B2
JPH0557741B2 JP9082423A JP8242390A JPH0557741B2 JP H0557741 B2 JPH0557741 B2 JP H0557741B2 JP 9082423 A JP9082423 A JP 9082423A JP 8242390 A JP8242390 A JP 8242390A JP H0557741 B2 JPH0557741 B2 JP H0557741B2
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Shuichi Kameyama
Kazuya Kikuchi
Hiroshi Shimomura
Mizuki Segawa
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Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Publication of JPH0557741B2 publication Critical patent/JPH0557741B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S148/009—Bi-MOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/90—MOSFET type gate sidewall insulating spacer

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラトランジスタ及びMOSト
ランジスタを同一半導体基板上に形成した複合型
LSIに関し、特に、高密度化及び高速化を図るこ
とができる半導体装置及びその製造方法に関す
る。
従来の技術 近年、バイポーラトランジスタと相補型MOS
トランジスタ（CMOSトランジスタ）を一体化
形成したBi−CMOS構造の半導体装置の提案が
数多く見られる。
従来提案されているBi−CMOS構造の半導体
装置の一例を第４図に示す。第４図に示す半導体
装置の製造方法を下記に示す。
まず、N+埋込層２、P+埋込層３、Ｎエピタキ
シヤル層４、Ｐ型ウエル層５、分離酸化膜６の形
成されたＰ型シリコン基板１のバイポーラ領域に
P+ベース拡散層７を形成した後、ゲート酸化膜
８を形成する。
次に、バイポーラ領域の酸化膜８をエツチング
してエミツタ拡散窓を形成した後、全面に多結晶
シリコン膜（PolySi膜）を堆積する。その後、
砒素をイオン注入し熱処理によりN+エミツタ拡
散層９を形成する。
次に、PolySi層をエツチングしてMOSトラン
ジスタのゲート電極１０及びバイポーラトランジ
スタのエミツタ電極１１を形成する。
次に、Ｐチヤンネル型MOSトランジスタのソ
ース・ドレイン拡散層１２、Ｎチヤンネル型
MOSトランジスタのソース・ドレイン拡散層１
３を形成した後、絶縁膜１４を形成する。その
後、バイポーラトランジスタのエミツタコンタク
ト窓１５、ベースコンタクト窓１６、Ｎチヤンネ
ル型MOSトランジスタのソース・ドレインコン
タクト窓１７、Ｐチヤンネル型MOSトランジス
タのソース・ドレインコンタクト窓１８を形成し
て第４図の如き構造の半導体装置を得る。
発明が解決しようとする課題 第４図に示す如き構造の半導体装置及びその製
造方法では、次のような問題点がある。
(1) ゲート酸化膜８形成後、ゲート電極となる
PolySi層を堆積する前にバイポーラトランジ
スタのエミツタ拡散窓を形成する工程が入るの
で、ゲート酸化膜８への汚染が問題となる。
(2) エミツタ窓形成後、PolySi層を堆積する前
にエミツタ領域上の自然酸化膜を除去するため
にデツプエツチを入れる必要がある。しかしな
がら、第４図の如き構造及びその製造方法で
は、ゲート酸化膜が10nｍ程度になつた場合、
デツプエツチによりゲート酸化膜厚が減少する
ので特性変化あるいはピンホールによる特性不
良が発生し、MOSトランジスタ及びバイポー
ラトランジスタで問題となる。また、バイポー
ラトランジスタでは、酸化膜８をエミツタ拡散
マスク及びエミツタ電極であるPolySi層１１
と下地シリコン基板との絶縁膜として用いてい
るため、エミツタ−ベース間の耐圧不良あるい
はエミツタ−ベース間のリーク電流増大などの
特性不良が問題となる。
(3) 近年、ゲート電極幅は0.8μｍ程度と微細化さ
れており、ゲート電極１０のみをマスクにして
ソース・ドレイン１２，１３を形成すると拡散
層が横方向に拡がりMOSトランジスタの特性
が劣化するという問題点がある。
(4) バイポーラトランジスタでは、活性ベース拡
散層であるベース拡散層７にベースコンタクト
窓１６を形成するため、ベースコンタクト抵抗
が高く、且つ、ベース抵抗が高くなるという問
題点がある。
本発明は、このような従来の問題を鑑み、これ
らの問題を解決した高密度で、且つ、高速な特性
を有する半導体装置及びその製造方法を提供する
ことを目的とする。
課題を解決するための手段 本発明は、(1)第１の導電体薄膜からなるゲート
電極側面に少なくとも堆積被膜からなる側壁スペ
ーサが形成されたMOSトランジスタと、第２の
導電体薄膜からなるエミツタ電極下部領域にエミ
ツタ拡散窓を有する前記堆積被膜が形成された縦
型バイポーラトランジスタが同一半導体基板上に
形成されていることを特徴とする半導体装置であ
る。また、(2)第１の導電体薄膜からなるゲート電
極側面に少なくとも堆積被膜からなる側壁スペー
サが形成されたMOSトランジスタと、ベース幅
を規定する第２の導電体薄膜の下部に前記堆積被
膜が形成された横型バイポーラトランジスタが同
一半導体基板上に形成されていることを特徴とす
る半導体装置である。
(3)半導体基板の一主面上の少なくともMOS領
域にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上に第１の導電体薄膜からなるMOSトラ
ンジスタのゲート電極を形成する工程と、前記半
導体基板上に所望の膜厚を有する堆積被膜を形成
する工程と、少なくとも縦型バイポーラトランジ
スタのエミツタ領域の前記堆積被膜をエツチング
してエミツタ拡散窓を形成する工程と、前記エミ
ツタ拡散窓上部に前記エミツタ拡散窓より大きい
第２の導電体薄膜からなるエミツタ電極を形成す
る工程を備えた半導体装置の製造方法である。
また、(4)半導体基板の一主面上の少なくとも
MOS領域にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上に第１の導電体薄膜からなる
MOSトランジスタのゲート電極を形成する工程
と、前記半導体基板上に所望の膜厚を有する堆積
被膜を形成する工程と、少なくとも横型バイポー
ラトランジスタのベース幅を規定する第２の導電
体薄膜を前記堆積被膜の上に形成する工程を備え
た半導体装置の製造方法である。
作 用 本発明は上記構成により次のように作用する。
(1) 縦型NPNバイポーラトランジスタのエミツ
タ電極下部領域に堆積被膜を形成した構造によ
りエミツタ電極となる第２の導電体薄膜堆積前
に自然酸化膜等を除去するためにデツプエツチ
を入れてもピンホールの発生がなく、MOSト
ランジスタ及びバイポーラトランジスタの特性
劣化と歩留の劣化を防止することができる。ま
た、ゲート酸化膜形成直後にゲート電極となる
第１の導電体薄膜を形成するのでゲート酸化膜
を汚染しない。
(2) MOSトランジスタのゲート電極側面に堆積
被膜からなる側壁スペーサを形成し、縦型
NPNバイポーラトランジスタのエミツタ電極
下部領域に堆積被膜を残存させた構造及びその
製造方法では、堆積被膜の膜厚の制御だけで必
要とする側壁スペーサの幅を得ることができる
ので制御が容易で、且つ、工程が簡略化でき
る。
(3) MOSトランジスタのゲート電極側面に堆積
被膜からなる側壁スペーサを形成した構造によ
り、ソース・ドレイン拡散層形成における拡散
層の横方向への拡がりによるMOSトランジス
タの特性劣化（シヨートチヤンネル効果、パン
チスルー効果等）を防止することができ、微細
な素子が実現できる。
(4) 縦型NPNバイポーラトランジスタのエミツ
タ拡散窓形成、エミツタ拡散層形成、第２の導
電体薄膜のエツチングによるエミツタ電極を形
成する工程のとき、MOS領域は堆積被膜で保
護されているので、MOS領域に影響を与える
ことなく形成することができる。
(5) 異方性のドライエツチングにより第１の堆積
被膜、あるいは、第１及び第２の堆積被膜をエ
ツチングすることによりＰチヤンネル型MOS
トランジスタのソース・ドレイン拡散層形成と
同時に、縦型NPNバイポーラトランジスタの
外部ベース拡散層をセルフアライン（自己整
合）的に形成することができ、工程が簡略化さ
れると共に、外部ベースの抵抗を小さくできる
のでバイポーラトランジスタの特性を向上する
ことができる。
(6) ラテラル（横型）PNPバイポーラトランジ
スタをＰチヤンネルMOSとほぼ同じ工程で、
簡便に形成できる。
(7) ラテラルPNPトランジスタのコレクタ・ベ
ースの接合を逆方向電圧にてブレークダウンさ
せた時に、ベース幅を規定するPolySi膜パタ
ーンに電子等のキヤリアが注入され、この
PolySi膜パターンの電位が上昇するので、
PolySi膜パターンをゲートとするMOS動作に
よりエミツタ・コレクタ間にリーク電流が流れ
やすくなる。本発明の方法では、第１の堆積被
膜が存在することにより、PolySi膜パターン
とコレクタ領域との縦方向の距離を大きくで
き、また、第２の堆積被膜が存在することによ
り、PolySi膜パターンとコレクタ領域との横
方向の距離を大きくできるので、コレクタ・ベ
ース接合での電界強度を軽減できる。したがつ
て、電界強度を軽減することにより、電子等の
キヤリアの発生を抑制できるので、リーク電流
の発生の少ない良好なPNPトランジスタが得
られるという利点がある。
実施例 実施例 １ 以下、本発明の第一の実施例を第１図Ａ〜Ｋに
基づいて説明する。第１図は、縦型NPNバイポ
ーラトランジスタを含むBi−CMOS型の半導体
装置の各製造工程のプロセス断面図を示す。ま
ず、N+埋込層２１、P+埋込層２２が形成された
Ｐ型シリコン単結晶基板２０上に所望の膜厚を有
するＰ型あるいはＮ型のエピタキシヤル層を形成
した後、Ｎ型ウエル層２３及びＰ型ウエル層２４
を形成する。その後、LOCOS法により分離SiO2
膜２５を形成した後、LOCOS法に用いたSi3N4
膜（図示せず）を除去し、NPNバイポーラトラ
ンジスタのN+コレクタウオール拡散層２６を形
成する（第１図Ａ）。
次に、レジストパターン２８をマスクにして
MOS領域のLOCOSの下地SiO2膜２７を除去し、
MOS領域のシリコン基板表面を露出する（第１
図Ｂ）。上記実施例ではMOS領域のみのSiO2膜２
７を除去しているが、コレクタウオール拡散層２
６からの外方拡散がなければバイポーラ領域上の
SiO2膜２７も除去しても良い。
次に、ゲート酸化によりゲートSiO2膜２９を
形成した後、MOSトランジスタのゲート電極と
なる第１のPolySi膜を堆積する。その後、レジ
ストパターン３０をマスクにしてゲート電極とな
るPolySi膜パターン３１，３２を形成する（第
１図Ｃ）。このとき、ゲート電極であるPolySi膜
の低抵抗化の方法としては、例えばドープト
PolySi膜を用いたり、ノンドープトPolySi膜へ
のイオン注入あるいは拡散によつて行う。このよ
うに、ゲート酸化膜形成直後にゲート電極となる
第１の導電体薄膜を形成するのでゲート酸化膜２
９を汚染しないし、ピンホールも発生しない。
次に、レジストパターン３３をマスクにしてバ
イポーラトランジスタのベース領域及び素子分離
領域にボロンをイオン注入して、P+活性ベース
拡散層３４及びP+拡散層３５を形成する（第１
図Ｄ）。
次に、LP−CVD法により第１の堆積被膜であ
るSiO2膜３６を全面に例えば100nｍ堆積した後、
レジストパターン３７をマスクにしてエミツタ領
域のSiO2膜３６，２７をエツチングしてエミツ
タ拡散窓３８を形成する（第１図Ｅ）。
次に、NPNトランジスタのエミツタ電極とな
る第２のPolySi膜を堆積した後、PolySi膜注に
砒素をイオン注入し、熱処理によつてN+エミツ
タ拡散層３９を形成する。その後、エミツタ拡散
層３８より大きいエミツタ電極となるPolySi膜
パターン４０を形成する（第１図Ｆ）。上記実施
例では、PolySi膜からの熱拡散によつてN+エミ
ツタ拡散層３９を形成したが、エミツタ拡散窓３
８形成後、シリコン基板中に砒素をイオン注入し
てN+エミツタ拡散層３９を形成してからＮ型の
低抵抗のPolySi膜パターン４０を形成しても良
い。以上のように、縦型NPNバイポーラトラン
ジスタのエミツタ拡散窓３８形成、エミツタ拡散
層３９形成、第２の導電体薄膜のエツチングによ
るエミツタ電極４０を形成する工程のとき、
MOS領域は第１の堆積被膜であるSiO2膜３６で
保護されているので、MOS領域に影響を与える
ことなく形成することができる。また、エミツタ
電極４０となる第２の導電体薄膜堆積前に自然酸
化膜等を除去するためにデツプエツチを入れて
も、NPNバイポーラトランジスタのエミツタ電
極下部領域に堆積被膜を形成した構造によりピン
ホールの発生がなく、バイポーラトランジスタの
エミツタ−ベース間の耐圧不良、エミツタ−ベー
ス間のリーク電流等の特性劣化を防止することが
できる。
次に、第２の堆積被膜であるSiO2膜４１を全
面にLP−CVD法により例えば150nｍ堆積する
（第１図Ｇ）。
次に、異方性のドライエツチング法により
SiO2膜４１，３６，２９を順次エツチングして
MOSトランジスタのソース・ドレイン領域のシ
リコン基板表面を露出する（第１図Ｈ）。このと
き、バイポーラ領域のSiO2膜２７が一部残存し
ても問題はない。この工程により、MOSトラン
ジスタのゲート電極であるPolySi膜パターン３
１，３２側面にSiO2膜４１，３６からなる側壁
スペーサが幅250nｍで形成される。また、バイ
ポーラトランジスタのエミツタ電極である
PolySi膜パターン４０下部領域には100nｍの膜
厚を有するSiO2膜３６が残存し、且つ、側面に
はSiO2膜４１からなる側壁スペーサが幅150nｍ
で形成される。
次に、レジストパターン４２をマスクにして砒
素をイオン注入してＮチヤンネル型MOSトラン
ジスタのN+ソース・ドレイン拡散層４３を形成
する（第１図Ｉ）。このように、MOSトランジス
タのゲート電極３１側面に側壁スペーサ３６，４
１を形成した構造により、ソース・ドレイン拡散
層４３形成における拡散層の横方向への拡がりに
よるMOSトランジスタの特性劣化を防止するこ
とができる。
次に、レジストパターン４４をマスクにしてボ
ロンをイオン注入してＰチヤンネル型MOSトラ
ンジスタのP+ソース・ドレイン拡散層４５を形
成すると同時に、NPNバイポーラトランジスタ
のP+外部ベース拡散層４６をPolySi膜パターン
４０をマスクにしてセルフアライン的に形成す
る。このとき、同時にNPNバイポーラトランジ
スタの素子分離領域にP+拡散層４７を形成して
も良い（第１図Ｊ）。このように、異方性のドラ
イエツチングにより堆積被膜をエツチングするこ
とにより、Ｐチヤンネル型MOSトランジスタの
ソース・ドレイン拡散層４５形成と同時に、縦型
バイポーラトランジスタの外部ベース拡散層４６
をセルフアライン的に形成することができ、工程
が簡略化されると共に外部ベースの抵抗を小さく
できるので、バイポーラトランジスタの特性を向
上することができる。
次に、Si3N4膜４８及びBPSG膜４９を全面に
堆積した後、熱処理により表面の平坦化を行う。
その後、各コンタクト窓を形成した後、各金属配
線パターン５０を形成すれば、第１図Ｋの如き構
造の半導体装置が得られる。
以上のように、本実施例ではMOSトランジス
タのゲート電極側面に第１及び第２の堆積被膜３
６，４１からなる側壁スペーサを形成し、縦型
NPNバイポーラトランジスタのエミツタ電極４
０下部領域に第１の堆積被膜３６を残存させると
共にエミツタ電極４０側面に第２の堆積被膜４１
からなる側壁スペーサを形成させることにより、
第１の堆積被膜３６の膜厚制御でエミツタ電極４
０下部領域に必要な絶縁膜厚を得ることができ、
第１及び第２の堆積被膜３６，４１の膜厚により
ゲート電極３１側面に必要な側壁スペーサの幅を
得ることができる。しかも、第１の堆積被膜３６
の最適化によりエミツタ電極４０部における第１
の堆積被膜３６のエツチング段差を低減すること
ができる。
実施例 ２ 本発明の第二の実施例を第２図Ａ〜Ｃに基づい
て説明する。第２図は、縦型NPNトランジスタ
を含むBi−CMOS型の半導体装置の各製造工程
のプロセス断面図を示す。
第１図Ａ〜Ｄと同様な工程により第１図Ｄの如
くNPNトランジスタのP+活性ベース拡散層３４
を形成した後、LP−CVD法により堆積被膜であ
るSiO2膜６０を全面に例えば250nｍ堆積した後、
レジストパターン６１をマスクにしてエミツタ領
域のSiO2膜６０及び２７をエツチングしてエミ
ツタ拡散窓６２を形成する（第２図Ａ）。
次に、エミツタ電極となる第２のPolySi膜を
堆積した後、PolySi膜中に砒素をイオン注入し、
熱処理によつてN+エミツタ拡散層６３を形成す
る。その後、エミツタ拡散窓６２より大きいエミ
ツタ電極となるPolySi膜パターン６４を形成す
る（第２図Ｂ）。
次に、異方性のドライエツチング法により
SiO2膜６０，２９を順次エツチングしてMOSト
ランジスタのソース・ドレイン領域のシリコン基
板表面を露出する（第２図Ｃ）。この工程により、
MOSトランジスタのゲート電極であるPolySi膜
パターン３１，３２側面にSiO2膜６０からなる
側壁スペーサが幅250nｍで形成される。また、
NPNバイポーラトランジスタのエミツタ電極で
あるPolySi膜パターン６４下部領域にも250nｍ
の膜厚を有するSiO2膜６０が残存する。
この後、第１図Ｉ〜Ｋと同様な工程により、Ｎ
チヤンネル型MOSトランジスタのN+ソース・ド
レイン拡散層、Ｐチヤンネル型MOSトランジス
タのP+ソース・ドレイン拡散層、及び、NPNバ
イポーラトランジスタのP+外部ベース拡散層の
形成された構造の半導体装置が得られる。
本実施例では、MOSトランジスタのゲート電
極３１側面に堆積被膜６０からなる側壁スペーサ
を形成し、縦型NPNバイポーラトランジスタの
エミツタ電極６４下部領域に堆積被膜６０を残存
させることにより、堆積被膜６０の膜厚の制御だ
けで必要とする側壁スペーサの幅を得ることがで
きるので制御が容易で、且つ、工程が簡略化でき
る。また、エミツタ電極６４となる第２の導電体
薄膜堆積前に自然酸化膜等を除去するためにデツ
プエツチを入れてもNPNバイポーラトランジス
タのエミツタ電極６４下部領域に堆積被膜６０を
形成した構造によりピンホールの発生がなく、バ
イポーラトランジスタのエミツタ−ベース間の耐
圧不良、エミツタ−ベース間のリーク電流等の特
性劣化を防止することができる。
以上の実施例１及び２では、高濃度のソース・
ドレイン拡散層だけでMOSトランジスタを形成
したが、ゲート電極であるPolySi膜パターンを
形成後にＰチヤンネル型及びＮチヤンネル型共に
低濃度の拡散層を形成して、いわゆるLDD構造
にしてもかまわない。また、本実施例では、ソー
ス・ドレイン領域上にゲートSiO2膜２９を最後
まで残存させたが、第１図ＣのPolySi膜パター
ン３１，３２形成後、ソース・ドレイン領域上に
ゲートSiO2膜２９をエツチングしても良い。
さらに本実施例ではＰチヤンネル型MOSトラ
ンジスタのP+ソース・ドレイン拡散層の形成と
同時に縦型NPN型バイポーラトランジスタのP+
外部ベース拡散層を形成したが、Ｎチヤンネル型
MOSトランジスタのN+ソース・ドレイン拡散層
の形成と同時に縦型PNP型バイポーラトランジ
スタのN+外部ベース拡散層を形成しても良いこ
とは言うまでもない。本実施例の第１の導電体被
膜としては、PolySi膜を用いたが、場合によつ
ては、アモルフアス・シリコン、ポリサイド、タ
ングステン等の金属などが採用でき、また第２の
導電体被膜としても同様の導電体薄膜を採用でき
る。
実施例 ３ 以下、本発明の第三の実施例を第３図Ａ〜Ｋに
基づいて説明する。第３図は、横型（ラテラル）
PNPバイポーラトランジスタとCMOSが共存す
る半導体装置の各製造工程のプロセス断面図を示
す。まず、N+埋込層２１、P+埋込層２２が形成
されたＰ型シリコン単結晶基板２０上に所望の膜
圧を有するＰ型あるいはＮ型のエピタキシヤル層
を形成した後、Ｎ型ウエル層２３及びＰ型ウエル
層２４を形成する。その後、LOCOS法により分
離SiO2膜２５を形成した後、LOCOS法に用いた
Si3N4膜を除去し、PNPバイポーラトランジスタ
のN+ベース引出し拡散層２６Ａを形成する（第
３図Ａ）。
次に、レジストパターン２８をマスクにして
MOS領域のLOCOSの下地SiO2膜２７を除去し、
MOS領域のシリコン基板表面を露出する（第３
図Ｂ）。上記実施例ではMOS領域のみのSiO2膜２
７を除去しているがベース引出し拡散層２６Ａか
らの外方拡散がなければバイポーラ領域上の
SiO2膜２７も除去しても良い。
次に、ゲート酸化によりゲートSiO2膜２９を
形成した後、MOSトランジスタのゲート電極と
なる第１のPolySi膜を堆積する。その後、レジ
ストパターン３０をマスクにしてゲート電極とな
るPolySi膜パターン３１，３２を形成する（第
３図Ｃ）。このとき、ゲート電極であるPolySi膜
の低抵抗化の方法としては、例えばドープト
PolySi膜を用いたり、ノンドープトPolySi膜へ
のイオン注入あるいは拡散によつて行う。
次に、レジストパターン３３をマスクにして横
型PNPバイポーラトランジスタの素子分離領域
にボロンをイオン注入して、P+拡散層３５を形
成する（第３図Ｄ）。
次に、LP−CVD法により第１の堆積被膜であ
るSiO2膜３６を全面に例えば100nｍ堆積する
（第３図Ｅ）。
次に、PNPトランジスタのベース領域を規定
するために用いる第２のPolySi膜を堆積した後、
通常のホトマスク工程により、PNPトランジス
タのベース幅（実効ベース領域）を規定する
PolySi膜パターン４０Ａを形成する（第３図
Ｆ）。
次に、第２の堆積被膜であるSiO2膜４１を全
面にLP−CVD法により例えば150nｍ堆積する
（第３図Ｇ）。
次に、異方性のドライエツチング法により
SiO2膜４１，３６，２９を順次エツチングして
MOSトランジスタのソース・ドレイン領域のシ
リコン基板表面を露出する（第３図Ｈ）。このと
き、バイポーラ領域のSiO2膜２７が一部残存し
ても問題はない。この工程により、MOSトラン
ジスタのゲート電極であるPolySi膜パターン３
１，３２側面にSiO2膜４１，３６からなる側壁
スペーサが幅250nｍで形成される。また、PNP
バイポーラトランジスタのベース幅を規定する
PolySi膜パターン４０Ａ下部領域には100nｍの
膜圧を有するSiO2膜３６が残存し、且つ、側面
にはSiO2膜４１からなる側壁スペーサが幅150n
ｍで形成される。
次に、レジストパターン４２をマスクにして砒
素をイオン注入してＮチヤンネル型MOSトラン
ジスタのソースあるいはドレインとなるN+拡散
層４３を形成する（第３図Ｉ）。
次に、レジストパターン４４をマスクにしてボ
ロンをイオン注入してＰチヤンネル型MOSトラ
ンジスタのP+ソース・ドレイン拡散層４５を形
成すると同時に、PNPバイポーラトランジスタ
のP+エミツタ拡散層４６ＡとP+コレクタ拡散層
４６ＢをPolySi膜パターン４０Ａをマスクにし
て自己整合的に形成する。これと同時に、図示さ
れているようにPNPバイポーラトランジスタの
素子分離領域にP+拡散層４７を形成しても良い
（第３図Ｊ）。
次に、Si3N4膜４８及びBPSG膜４９を全面に
堆積した後、熱処理により表面の平坦化を行う。
その後、各コンタクト窓を形成した後、各金属配
線パターン５０を形成すれば、第３図Ｋの如き構
造の半導体装置が得られる。
以上のような、本発明の製造方法によれば、横
型PNPトランジスタをＰチヤンネルMOSとほぼ
同じ工程で、簡便に形成できるという特徴があ
る。また、MOSトランジスタのゲート電極側面
に第１及び第２の堆積被膜３６，４１からなる側
壁スペーサを形成し、PNPバイポーラトランジ
スタのベース電極４０Ａ下部領域に第１の堆積被
膜３６を残存させると共にベース電極４０Ａ側面
に第２の堆積被膜４１からなる側壁スペーサを形
成させることにより、第１の堆積被膜３６の膜厚
制御でベース電極４０Ａ下部領域に必要な絶縁膜
厚を得ることができ、第１及び第２の堆積被膜３
６，４１の膜厚によりゲート電極３１側面に必要
な側壁スペーサの幅を得ることができる。しか
も、第１の堆積被膜３６の最適化により、横型
PNPトランジスタのベース幅を規定する第２の
導電体薄膜におけるエツチング段差も低減するこ
とができる。
PNPトランジスタの形状に関しては、第３図
Ｋのようなエミツタ領域４６Ａとコレクタ領域４
６Ｂが平行に対向する形状のほかに、円形のエミ
ツタ領域をリング状に囲むコレクタ領域の形状が
ある。この場合、ベース幅を規定するPolySi膜
パターンはリング状の形状となる。また、コレク
タ・ベースの接合を逆方向電圧にてブレークダウ
ンさせた時に、ベース幅を規定するPolySi膜パ
ターン４０Ａに電子等のキヤリアが注入され、こ
のPolySi膜パターン４０Ａの電位が上昇するの
で、PolySi膜パターン４０Ａをゲートとする
MOS動作によりエミツタコレクタ間にリーク電
流が流れやすくなる。これを防止するために、
PolySi膜パターン４０Ａをエミツタ側に接続し
て、コレクタ・ベース接合から注入された電子等
のキヤリアを引き抜いてリーク電流の発生を防止
することが好ましい。この時、本発明の方法によ
れば、第１の堆積被膜であるSiO2膜３６が存在
することにより、PolySi膜パターン４０Ａとコ
レクタ領域４６Ｂとの縦方向の距離を大きくで
き、また、第２の堆積被膜であるSiO2膜４１が
存在することにより、PolySi膜パターン４０Ａ
とコレクタ領域４６Ｂとの横方向の距離を大きく
できるので、コレクタ・ベース接合での電界強度
を軽減できる。したがつて、電界強度の軽減によ
り、電子等のキヤリアの発生を抑制できるので、
リーク電流の発生の少ない良好なPNPトランジ
スタが得られるという利点がある。本実施例の第
１および第２の導電体膜としては、PolySi膜を
用いたが、アモルフアス・シリコン、ポリサイ
ド、タングステン等の金属などが採用できる。ま
た、本発明の第２の実施例で示されているよう
に、第２の堆積被膜を用いないで、第１の堆積被
膜だけで横型PNPトランジスタを形成してもよ
い。すなわち、第１の堆積被膜であるSiO2膜３
６が存在することにより、PolySi膜パターン４
０Ａとコレクタ領域４６Ｂとの縦方向の距離を大
きくできるので、コレクタ・ベース接合での電界
強度を軽減できるという利点がえられる。
発明の効果 以上述べてきたように、本発明によれば次の効
果が得られる。
(1) ゲート酸化膜形成直後にゲート電極となる第
１の導電体薄膜を形成するのでゲート酸化膜を
汚染しないし、ピンホールも発生しにくい。
(2) エミツタ電極となる第２の導電体薄膜堆積前
に自然酸化膜等を除去するためにデツプエツチ
を入れてもNPNバイポーラトランジスタのエ
ミツタ電極下部領域に堆積被膜を形成した構造
によりピンホールの発生がなく、バイポーラト
ランジスタのエミツタ−ベース間の耐圧不良、
エミツタ−ベース間のリーク電流等の特性劣化
を防止することができる。
(3) MOSトランジスタのゲート電極側面に側壁
スペーサを形成した構造によりソース・ドレイ
ン拡散層形成における拡散層の横方向への拡が
りによるMOSトランジスタの特性劣化を防止
することができる。
(4) NPNバイポーラトランジスタのエミツタ拡
散窓形成、エミツタ拡散層形成、第２の導電体
薄膜のエツチングによるエミツタ電極形成する
工程のとき、MOS領域は堆積被膜で保護され
ているので、MOS領域に影響を与えることな
く形成することができる。
(5) 異方性のドライエツチングにより堆積被膜を
エツチングすることによりＰチヤンネル型
MOSトランジスタのソース・ドレイン拡散層
形成と同時に、縦型バイポーラトランジスタの
外部ベース拡散層をセルフアライン的に形成す
ることができ、工程が簡略化されると共にバイ
ポーラトランジスタの特性を向上することがで
きる。
(6) 横型PNPバイポーラトランジスタをＰチヤ
ンネルMOSとほぼ同じ工程で、簡便に形成で
き、かつ、第１の堆積被膜が存在することによ
り、PolySi膜パターンとコレクタ領域との縦
方向の距離を大きくでき、また、第２の堆積被
膜が存在することにより、PolySi膜パターン
とコレクタ領域との横方向の距離を大きくでき
るので、コレクタ・ベース接合での電界強度を
軽減でき、電子等のキヤリアの発生を抑制でき
るので、リーク電流の発生の少ない良好な
PNPトランジスタが得られる。
以上の如く、本発明はバイポーラトランジスタ
とCMOSトランジスタを一体化形成することが
でき、Bi−CMOS型IC、LSIの高密度化及び高速
化に大きく寄与するものである。
【図面の簡単な説明】
第１図Ａ〜Ｋは本発明の第１の実施例である半
導体装置の製造方法を示す工程断面図、第２図Ａ
〜Ｃは本発明の第２の実施例である半導体装置の
製造方法を示す工程断面図、第３図Ａ〜Ｋは本発
明の第３の実施例である半導体装置の製造方法を
示す工程断面図、第４図は従来の半導体装置の構
造断面図である。 ２９……ゲート酸化膜、３１，３２……
PolySi膜（ゲート電極）、３４……P+ベース拡散
層、３６，４１，６０……SiO2膜、３９，６３
……N+エミツタ拡散層、４０，６４……PolySi
膜（エミツタ電極）、４３……N+拡散層、４５，
４６……P+拡散層。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電体薄膜からなるゲート電極側面に
    少なくとも堆積被膜からなる側壁スペーサが形成
    され、且つ、大きくても前記ゲート電極及び前記
    側壁スペーサ下部領域のみにゲート酸化膜が残存
    するMOSトランジスタと、エミツタ拡散窓を有
    する前記堆積被膜上部に前記エミツタ拡散窓より
    大きい第２の導電体薄膜からなるエミツタ電極が
    形成され、且つ、前記エミツタ電極下部領域のみ
    に前記堆積被膜及び酸化膜が残存する縦型バイポ
    ーラトランジスタが同一半導体基板上に形成され
    ていることを特徴とする半導体装置。 ２ 第１の導電体薄膜からなるゲート電極側面に
    少なくとも第１の堆積被膜及び第２の堆積被膜か
    らなる側壁スペーサが形成されたMOSトランジ
    スタと、第２の導電体薄膜からなるエミツタ電極
    下部領域にエミツタ拡散窓を有する前記第１の堆
    積被膜が形成されており、且つ、前記前記エミツ
    タ電極側面に前記第２の堆積被膜からなる側壁ス
    ペーサが形成された縦型バイポーラトランジスタ
    が同一半導体基板上に形成されていることを特徴
    とする半導体装置。 ３ 第１の導電体薄膜からなるゲート電極側面に
    少なくとも堆積被膜からなる側壁スペーサが形成
    されたMOSトランジスタと、ベース幅を規定す
    る第２の導電体薄膜の下部に前記堆積被膜が形成
    された縦型バイポーラトランジスタが同一半導体
    基板上に形成されていることを特徴とする半導体
    装置。 ４ 第１の導電体薄膜からなるゲート電極側面に
    少なくとも第１の堆積被膜及び第２の堆積被膜か
    らなる側壁スペーサが形成されたMOSトランジ
    スタと、ベース幅を規定する第２の導電体薄膜の
    下部に前記第１の堆積被膜が形成されており、且
    つ、前記第２の導電体薄膜の側面に前記第２の堆
    積被膜からなる側壁スペーサが形成された横型バ
    イポーラトランジスタが同一半導体基板上に形成
    されていることを特徴とする半導体装置。 ５ 半導体基板の一主面上のバイポーラ領域に酸
    化膜を形成する工程と、前記半導体基板上の少な
    くともMOS領域にゲート酸化膜を形成する工程
    と、前記ゲート酸化膜上に第１の導電体薄膜から
    なるMOSトランジスタのゲート電極を形成する
    工程と、前記半導体基板上に所望の膜厚を有する
    堆積被膜を形成する工程と、少なくとも縦型バイ
    ポーラトランジスタのエミツタ領域の前記堆積被
    膜及び前記酸化膜をエツチングしてエミツタ拡散
    窓を形成する工程と、前記エミツタ拡散窓上部に
    前記エミツタ拡散窓より大きい第２の導電体薄膜
    からなるエミツタ電極を形成する工程を備えた半
    導体装置の製造方法。 ６ 半導体基板の一主面上のバイポーラ領域に酸
    化膜を形成する工程と、前記半導体基板上の少な
    くともMOS領域にゲート酸化膜を形成する工程
    と、前記ゲート酸化膜上に第１の導電体薄膜から
    なるMOSトランジスタのゲート電極を形成する
    工程と、前記半導体基板上に所望の膜厚を有する
    堆積被膜を形成する工程と、少なくとも縦型バイ
    ポーラトランジスタのエミツタ領域の前記堆積被
    膜及び酸化膜をエツチングしてエミツタ拡散窓を
    形成する工程と、前記エミツタ拡散窓上部に前記
    エミツタ拡散窓より大きい第２の導電体薄膜から
    なるエミツタ電極を形成する工程と、MOS領域
    の前記堆積被膜及びゲート酸化膜をエツチングし
    て前記ゲート電極側面に前記堆積被膜からなる側
    壁スペーサを形成するのと同時に、バイポーラ領
    域の前記堆積被膜及び酸化膜をエツチングして前
    記エミツタ電極下部領域に前記堆積被膜及び酸化
    膜を残存させる工程とを備えた半導体装置の製造
    方法。 ７ 堆積被膜をエツチングした後、MOSトラン
    ジスタのソース・ドレイン拡散層を形成する工程
    において、同時に、縦型バイポーラトランジスタ
    の外部ベース拡散層を形成することを特徴とする
    特許請求の範囲第６項記載の半導体装置の製造方
    法。 ８ 半導体基板の一主面上の少なくともMOS領
    域にゲート酸化膜を形成する工程と、前記ゲート
    酸化膜上に第１の導電体薄膜からなるMOSトラ
    ンジスタのゲート電極を形成する工程と、前記半
    導体基板上に所望の膜厚を有する第１の堆積被膜
    を形成する工程と、少なくとも縦型バイポーラト
    ランジスタのエミツタ領域の前記第１の堆積被膜
    をエツチングしてエミツタ拡散窓を形成する工程
    と、前記エミツタ拡散窓上部に前記エミツタ拡散
    窓より大きい第２の導電体薄膜からなるエミツタ
    電極を形成する工程と、前記半導体基板上に所望
    の膜厚を有する第２の堆積被膜を形成する工程
    と、MOS領域の前記第１及び第２の堆積被膜を
    エツチングして前記ゲート電極側面に前記第１及
    び第２の堆積被膜からなる側壁スペーサを形成す
    るのと同時に、バイポーラ領域の前記第１及び第
    ２の堆積被膜をエツチングして前記エミツタ電極
    下部領域に前記第１の堆積被膜及び酸化膜を残存
    させ、且つ、前記エミツタ電極側面に前記第２の
    堆積被膜からなる側壁スペーサを形成する工程と
    を備えた半導体装置の製造方法。 ９ 第１及び第２の堆積被膜をエツチングした
    後、MOSトランジスタのソース・ドレイン拡散
    層を形成する工程において、同時に、縦型バイポ
    ーラトランジスタの外部ベース拡散層を形成する
    ことを特徴とする特許請求の範囲第８項記載の半
    導体装置の製造方法。 １０ 半導体基板の一主面上の少なくともMOS
    領域にゲート酸化膜を形成する工程と、前記ゲー
    ト酸化膜上に第１の導電体薄膜からなるMOSト
    ランジスタのゲート電極を形成する工程と、前記
    半導体基板上に所望の膜厚を有する堆積被膜を形
    成する工程と、少なくとも横型バイポーラトラン
    ジスタのベース幅を規定する第２の導電体薄膜を
    前記堆積被膜上に形成する工程を備えた半導体装
    置の製造方法。 １１ 半導体基板の一主面上の少なくともMOS
    領域にゲート酸化膜を形成する工程と、前記ゲー
    ト酸化膜上に第１の導電体薄膜からなるMOSト
    ランジスタのゲート電極を形成する工程と、前記
    半導体基板上に所望の膜厚を有する堆積被膜を形
    成する工程と、少なくとも横型バイポーラトラン
    ジスタのベース幅を規定する第２の導電体薄膜を
    前記堆積被膜上に形成する工程と、前記堆積被膜
    をエツチングして前記ゲート電極側面に前記堆積
    被膜からなる側壁スペーサを形成するのと同時
    に、前記ベース幅を規定する第２の導電体薄膜下
    部に前記堆積被膜を残存させる工程とを備えた半
    導体装置の製造方法。 １２ 堆積被膜をエツチングした後、MOSトラ
    ンジスタのソース・ドレイン拡散層を形成する工
    程において、同時に、横型バイポーラトランジス
    タのエミツタ及びコレクタ拡散層を形成すること
    を特徴とする特許請求の範囲第１１項記載の半導
    体装置の製造方法。 １３ 半導体基板の一主面上の少なくともMOS
    領域にゲート酸化膜を形成する工程と、前記ゲー
    ト酸化膜上に第１の導電体薄膜からなるMOSト
    ランジスタのゲート電極を形成する工程と、前記
    半導体基板上に所望の膜厚を有する第１の堆積被
    膜を形成する工程と、少なくとも横型バイポーラ
    トランジスタのベース幅を規定する第２の導電体
    薄膜を前記第１の堆積被膜の上に形成する工程
    と、前記半導体基板上に所望の膜厚を有する第２
    の堆積被膜を形成する工程と、前記第１及び第２
    の堆積被膜をエツチングして前記ゲート電極側面
    に前記第１及び第２の堆積被膜からなる側壁スペ
    ーサを形成するのと同時に、前記ベース幅を規定
    する第２の導電体薄膜下部に前記第１の堆積被膜
    を残存させ、且つ、前記ベース幅を規定する第２
    の導電体薄膜側面に前記第２の堆積被膜からなる
    側壁スペーサを形成する工程とを備えた半導体装
    置の製造方法。 １４ 第１及び第２の堆積被膜をエツチングした
    後、MOSトランジスタのソース・ドレイン拡散
    層を形成する工程において、同時に、横型バイポ
    ーラトランジスタのエミツタおよびコレクタ拡散
    層を形成することを特徴とする特許請求の範囲第
    １３項記載の半導体装置の製造方法。
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