JPH01179366A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
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- JPH01179366A JPH01179366A JP62336681A JP33668187A JPH01179366A JP H01179366 A JPH01179366 A JP H01179366A JP 62336681 A JP62336681 A JP 62336681A JP 33668187 A JP33668187 A JP 33668187A JP H01179366 A JPH01179366 A JP H01179366A
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- 239000010409 thin film Substances 0.000 title claims abstract description 8
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクティブマトリクス型の液晶表示器等に利
用される、薄膜トランジスタアレイ基板の製造方法に関
するものである。
用される、薄膜トランジスタアレイ基板の製造方法に関
するものである。
［従来の技術］
近年、薄型の画像表示器として、液晶マトリクス表示器
、とりわけ各画素毎にスイッチング素子を設けた、いわ
ゆるアクティブマトリクス型の液晶表示器の研究開発が
各所で行われている。スイッチング素子としてはＭＩＳ
型の薄膜トランジスタ（以下、ＴＰＴという。）が用い
られる事が多く、このとき半導体層としては、Ｓｉ、Ｔ
ｅ、ＣｄＳｅ等が用いられている。そのなかでも、非晶
質シリコン（以下、ａ−３ｉという。）を半導体層とし
て用いたＴＰＴの研究開発が現在の主流となっている。
、とりわけ各画素毎にスイッチング素子を設けた、いわ
ゆるアクティブマトリクス型の液晶表示器の研究開発が
各所で行われている。スイッチング素子としてはＭＩＳ
型の薄膜トランジスタ（以下、ＴＰＴという。）が用い
られる事が多く、このとき半導体層としては、Ｓｉ、Ｔ
ｅ、ＣｄＳｅ等が用いられている。そのなかでも、非晶
質シリコン（以下、ａ−３ｉという。）を半導体層とし
て用いたＴＰＴの研究開発が現在の主流となっている。
第３図は、アクティブマトリクス型の液晶表示器に用い
られるａ−ＳｉＴＦＴの構成断面の一例を示したもので
ある。１はガラス等の絶縁性基板、２はゲート電極、３
はゲート絶縁層、４は活性層である不純物を殆ど含まな
い真性ａ−３ｔ層（以下、１−ａ−３ｉ層という。）、
５は保護絶縁層、６はオーミックコンタクトおよび正孔
電流の遮断を目的に設けられたｎ型の不純物を適量含ん
だａ−３ｉ層（以下、ｎ−ａ−３ｉＪｍという。）７は
ソースおよびドレイン電極を形成するための金属層、８
はソース配線および画素電極を形成するための透明導電
層である。
られるａ−ＳｉＴＦＴの構成断面の一例を示したもので
ある。１はガラス等の絶縁性基板、２はゲート電極、３
はゲート絶縁層、４は活性層である不純物を殆ど含まな
い真性ａ−３ｔ層（以下、１−ａ−３ｉ層という。）、
５は保護絶縁層、６はオーミックコンタクトおよび正孔
電流の遮断を目的に設けられたｎ型の不純物を適量含ん
だａ−３ｉ層（以下、ｎ−ａ−３ｉＪｍという。）７は
ソースおよびドレイン電極を形成するための金属層、８
はソース配線および画素電極を形成するための透明導電
層である。
アクティブマトリクス型の液晶表示器ではＴＰＴがマト
リクス状に設置され、同一の行あるいは列に設置された
、ＴＰＴのゲート電極あるいはソース電極同志を連結さ
せ、これらをゲート配線およびソース配線とし、基板周
辺部で外部回路からのリード端子との接続を行なってい
る。
リクス状に設置され、同一の行あるいは列に設置された
、ＴＰＴのゲート電極あるいはソース電極同志を連結さ
せ、これらをゲート配線およびソース配線とし、基板周
辺部で外部回路からのリード端子との接続を行なってい
る。
ところで、第３図から明らかなように、ゲート電極２お
よびこれらを連結するゲート配線（図示せず。）は、ゲ
ート絶縁層３．１−ａ−３ｔ層４、保護絶縁層５の形成
に先立ち、形成およびパターニングされる。従って、ゲ
ート絶縁層３．１−ａ−８ｉ層４、保護絶縁層５が基板
全面に形成されると、上記ゲート配線がこれらの層に覆
われるため、外部回路との接続をとることができなくな
る。
よびこれらを連結するゲート配線（図示せず。）は、ゲ
ート絶縁層３．１−ａ−３ｔ層４、保護絶縁層５の形成
に先立ち、形成およびパターニングされる。従って、ゲ
ート絶縁層３．１−ａ−８ｉ層４、保護絶縁層５が基板
全面に形成されると、上記ゲート配線がこれらの層に覆
われるため、外部回路との接続をとることができなくな
る。
そこで従来は、第４図に示すように、絶縁性基板１」二
にメタルマスク９を設置し、これにより周辺部をマスク
して、上記各層の形成を行ない、上記ゲート配線の端部
が露出するようにしていた。
にメタルマスク９を設置し、これにより周辺部をマスク
して、上記各層の形成を行ない、上記ゲート配線の端部
が露出するようにしていた。
［発明が解決しようとする問題点］
第５図は従来方法によって形成されたＴＰＴのソース配
線端部付近の構成断面を示したものであるが、各層を形
成する際に同一形状のメタルマスクを用いていたため、
ゲート絶縁層３、真性非晶質シリコン層４および保護絶
縁層５の端部、すなわちメタルマスクによる各層の境界
部が一ケ所に集中して形成されていた。ところが膨張係
数の異なる各層の端部が一ケ所に集中することにより、
これら各層の端部付近では応力が集中し易くなり、膜は
がれ等の原因となっていた。
線端部付近の構成断面を示したものであるが、各層を形
成する際に同一形状のメタルマスクを用いていたため、
ゲート絶縁層３、真性非晶質シリコン層４および保護絶
縁層５の端部、すなわちメタルマスクによる各層の境界
部が一ケ所に集中して形成されていた。ところが膨張係
数の異なる各層の端部が一ケ所に集中することにより、
これら各層の端部付近では応力が集中し易くなり、膜は
がれ等の原因となっていた。
さらに、上記各層のメタルマスク境界部の段差が一ケ所
に集中するため、ソース配線となる透明導電層８の段切
れ、膜はがれ等の原因ともなっている。このように従来
方法では、上記各層を同一形状のメタルマスクを用いて
形成することに起因して、膜はがれ等の問題があり、製
造歩留りの低下をもたらしていた。
に集中するため、ソース配線となる透明導電層８の段切
れ、膜はがれ等の原因ともなっている。このように従来
方法では、上記各層を同一形状のメタルマスクを用いて
形成することに起因して、膜はがれ等の問題があり、製
造歩留りの低下をもたらしていた。
本発明は上記従来の欠点に鑑みてなされたものであり、
上記各層端部付近での膜はがれ等の問題を減少させるこ
とを目的としている。
上記各層端部付近での膜はがれ等の問題を減少させるこ
とを目的としている。
Ｅ問題点を解決するための手段〕
本発明は、薄膜トランジスタアレイ基板製造時の各層の
形成に際し、この各層の端部が一ケ所に集中しないよう
にして、この各層を形成することにより、上記問題点を
解消するものであり、例えば少なくとも２種類以上の形
状の異なったメタルマスクを使用して上記各層の形成を
行なうことにより、上記目的を達成するものである。
形成に際し、この各層の端部が一ケ所に集中しないよう
にして、この各層を形成することにより、上記問題点を
解消するものであり、例えば少なくとも２種類以上の形
状の異なったメタルマスクを使用して上記各層の形成を
行なうことにより、上記目的を達成するものである。
［実施例］
以下、本発明における一実施例を図面に基づいて説明す
る。
る。
第１図は、本発明の製造方法により製造されたＴＰＴの
ソース配線端部付近の構成断面を示したものである。こ
のＴＰＴの製造工程を説明すると、まず、ガラス等の絶
縁性基板１上にゲート電極（図示せず。）およびゲート
配線（図示せず。）を選択的に被着形成した後、第１の
メタルマスクを用い、上記ゲート配線の端部をマスクし
て、ゲート絶縁層３および１−ａ−３ｔ層４を形成する
。
ソース配線端部付近の構成断面を示したものである。こ
のＴＰＴの製造工程を説明すると、まず、ガラス等の絶
縁性基板１上にゲート電極（図示せず。）およびゲート
配線（図示せず。）を選択的に被着形成した後、第１の
メタルマスクを用い、上記ゲート配線の端部をマスクし
て、ゲート絶縁層３および１−ａ−３ｔ層４を形成する
。
つぎに、上記第１のメタルマスクに対しその開口部がオ
ーバーサイズに形成されている第２のメタルマスクを用
い、上記ゲート配線の端部をマスクして保護絶縁層５を
形成する。つぎに、所定の製造工程を経た後、ソース配
線および画素電極となる透明導電層８を形成し、これを
所定の形状にバターニングする。
ーバーサイズに形成されている第２のメタルマスクを用
い、上記ゲート配線の端部をマスクして保護絶縁層５を
形成する。つぎに、所定の製造工程を経た後、ソース配
線および画素電極となる透明導電層８を形成し、これを
所定の形状にバターニングする。
以上の工程を経て、同図に示すようなＴＰＴが製造され
る。
る。
つぎに、本発明の他の実施例について説明する。
第２図は本発明の他の製造方法により製造されたＴＰＴ
のソース配線端部付近の構成断面を示したものである。
のソース配線端部付近の構成断面を示したものである。
このＴＰＴの製造工程を説明すると、まず、ガラス等の
絶縁性基板１上にゲート電極（図示せず。）およびゲー
ト配線（図示せず。）を選択的に被着形成した後、第１
のメタルマスクを用い、上記ゲート配線の端部をマスク
して、ゲート絶縁層３を形成する。つぎに、上記第１の
メタルマスクに対しその開口部がアンダーサイズに形成
されている第２のメタルマスクを用い、上記ゲート配線
の端部をマスクして、１−ａ−３ｉ層４を形成する。つ
ぎに、上記第１のメタルマスクに対しその開口部がオー
バーサイズに形成されている第３のメタルマスクを用い
、上記ゲート配線の端部をマスクして、保護絶縁層５を
形成する。
絶縁性基板１上にゲート電極（図示せず。）およびゲー
ト配線（図示せず。）を選択的に被着形成した後、第１
のメタルマスクを用い、上記ゲート配線の端部をマスク
して、ゲート絶縁層３を形成する。つぎに、上記第１の
メタルマスクに対しその開口部がアンダーサイズに形成
されている第２のメタルマスクを用い、上記ゲート配線
の端部をマスクして、１−ａ−３ｉ層４を形成する。つ
ぎに、上記第１のメタルマスクに対しその開口部がオー
バーサイズに形成されている第３のメタルマスクを用い
、上記ゲート配線の端部をマスクして、保護絶縁層５を
形成する。
つぎに、所定の製造工程を経た後、ソース配線および画
素電極となる透明導電層８を形成し、これを所定の形状
にパターニングする。
素電極となる透明導電層８を形成し、これを所定の形状
にパターニングする。
以」二の工程を経て、同図に示すようなＴＰＴが製造さ
れる。
れる。
なお上記実施例は、いずれも第３図に示したａ−３１Ｔ
ＦＴの構成に基づいて、本発明を適用したものである。
ＦＴの構成に基づいて、本発明を適用したものである。
第３図に示したような構成は、ゲート絶縁層３および１
−ａ−３ｉ層等をはさんで、下層側にゲート電極、上層
側にソースおよびドレイン電極を設置した、いわゆる逆
スタガー型のＴＰＴであるが、本発明はこれのみに限ら
ず、ゲート絶縁層３および１−ａ−５ｉ層等をはさんで
、上層側にゲート電極、下層側ソースおよびドレイン電
極を設置したいわゆるスタガー型のＴＰＴ等にも適用可
能である。
−ａ−３ｉ層等をはさんで、下層側にゲート電極、上層
側にソースおよびドレイン電極を設置した、いわゆる逆
スタガー型のＴＰＴであるが、本発明はこれのみに限ら
ず、ゲート絶縁層３および１−ａ−５ｉ層等をはさんで
、上層側にゲート電極、下層側ソースおよびドレイン電
極を設置したいわゆるスタガー型のＴＰＴ等にも適用可
能である。
また半導体層としては、ａ−Ｓｉのみに限らず、ポリシ
リコン、Ｔｅ ％ ＣｄＳｅなどを用いてもよい。
リコン、Ｔｅ ％ ＣｄＳｅなどを用いてもよい。
［発明の効果］
本発明によれば、各層のうち少なくとも一層の端部を多
層の端部とずらして形成するため、応力集中が緩和され
、膜はがれ等の不良要因の除去が可能になり、製造歩留
り向上に寄与する。
層の端部とずらして形成するため、応力集中が緩和され
、膜はがれ等の不良要因の除去が可能になり、製造歩留
り向上に寄与する。
さらに、形状の異なったメタルマスクを使用して上記各
層を形成すれば、基本的に新たな工程を付加することな
く上記事項を達成することができるものである。
層を形成すれば、基本的に新たな工程を付加することな
く上記事項を達成することができるものである。
第１図は本発明の製造方法によるＴＰＴの一実施例にお
けるソース配線端部の断面を示した構成断面図、第２図
は本発明の製造方法によるＴＰＴの他の実施例における
ソース配線端部の断面を示した構成断面図、第３図は従
来のＴＰＴの断面を示した構成断面図、第４図は従来の
ＴＰＴの製造方法における絶縁性基板とメタルマスクの
関係を示−した斜視図、第５図は従来のＴＰＴにおける
ソース配線端部の断面を示した構成断面図である。 １・・・絶縁性基板 ３・・・ゲート絶縁層 ４・・・真性非晶質シリコン層 ５・・・保護絶縁層 ８・・・透明導電層 以 上 出願人 株式会社 精 工 舎 日本プレシジョンサーキツツ 株式会社 第１因 第２因 第３図 第４区 １ ９メタルマズ７第５因
けるソース配線端部の断面を示した構成断面図、第２図
は本発明の製造方法によるＴＰＴの他の実施例における
ソース配線端部の断面を示した構成断面図、第３図は従
来のＴＰＴの断面を示した構成断面図、第４図は従来の
ＴＰＴの製造方法における絶縁性基板とメタルマスクの
関係を示−した斜視図、第５図は従来のＴＰＴにおける
ソース配線端部の断面を示した構成断面図である。 １・・・絶縁性基板 ３・・・ゲート絶縁層 ４・・・真性非晶質シリコン層 ５・・・保護絶縁層 ８・・・透明導電層 以 上 出願人 株式会社 精 工 舎 日本プレシジョンサーキツツ 株式会社 第１因 第２因 第３図 第４区 １ ９メタルマズ７第５因
Claims (2)
- （１）薄膜トランジスタアレイ基板製造時の各層の形成
に際し、この各層のうち少なくとも一層の端部を多層の
端部とずらして形成することを特徴とする薄膜トランジ
スタアレイ基板の製造方法。 - （２）少なくとも２種類以上の形状の異なったメタルマ
スクを使用して、上記各層を形成することを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタアレイ基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336681A JPH0691253B2 (ja) | 1987-12-29 | 1987-12-29 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336681A JPH0691253B2 (ja) | 1987-12-29 | 1987-12-29 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179366A true JPH01179366A (ja) | 1989-07-17 |
| JPH0691253B2 JPH0691253B2 (ja) | 1994-11-14 |
Family
ID=18301701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62336681A Expired - Fee Related JPH0691253B2 (ja) | 1987-12-29 | 1987-12-29 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691253B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007512680A (ja) * | 2003-08-18 | 2007-05-17 | スリーエム イノベイティブ プロパティズ カンパニー | 薄膜トランジスタの封止方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109377A (en) * | 1980-11-06 | 1982-07-07 | Nat Res Dev | Method of producing semiconductor device |
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
-
1987
- 1987-12-29 JP JP62336681A patent/JPH0691253B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109377A (en) * | 1980-11-06 | 1982-07-07 | Nat Res Dev | Method of producing semiconductor device |
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007512680A (ja) * | 2003-08-18 | 2007-05-17 | スリーエム イノベイティブ プロパティズ カンパニー | 薄膜トランジスタの封止方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691253B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |