JPH01179367A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH01179367A JPH01179367A JP62332345A JP33234587A JPH01179367A JP H01179367 A JPH01179367 A JP H01179367A JP 62332345 A JP62332345 A JP 62332345A JP 33234587 A JP33234587 A JP 33234587A JP H01179367 A JPH01179367 A JP H01179367A
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- thin film
- conductive thin
- gate electrode
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は薄膜トランジスタの製造方法に関し、特にゲー
ト電極がチャネル領域を形成する導電性薄膜の下部に位
置する構造で、しかもソース、ドレインの両方又はドレ
インのみをオフセットさせた薄膜トランジスタの製造方
法に関する。
ト電極がチャネル領域を形成する導電性薄膜の下部に位
置する構造で、しかもソース、ドレインの両方又はドレ
インのみをオフセットさせた薄膜トランジスタの製造方
法に関する。
従来、この種のＭＯ３型薄膜トランジスタにおいては、
ドレイン耐圧の向上或いは他の電気特性の改善等を目的
として、ソース、ドレインの両方又はドレインのみをオ
フセットさせた構造が提案されている。このオフセット
構造の薄膜トランジスタの製造方法としては、例えば第
３図（ａ）乃至（ｃ）の工程が採用されている。
ドレイン耐圧の向上或いは他の電気特性の改善等を目的
として、ソース、ドレインの両方又はドレインのみをオ
フセットさせた構造が提案されている。このオフセット
構造の薄膜トランジスタの製造方法としては、例えば第
３図（ａ）乃至（ｃ）の工程が採用されている。
先ず、第３図（ａ）のように、絶縁性基板１上に所要パ
ターンのゲート電極２を形成し、この表面をゲート絶縁
膜３で覆う。更に、このゲート電極２の上及び絶縁性基
板１上にチャネル領域を形成する導電性薄膜４を形成す
る。
ターンのゲート電極２を形成し、この表面をゲート絶縁
膜３で覆う。更に、このゲート電極２の上及び絶縁性基
板１上にチャネル領域を形成する導電性薄膜４を形成す
る。
次いで、第３図（ｂ）のように、導電性薄膜４上に、ゲ
ート電極２を跨ぎかつ両側にオフセット長だけ伸ばして
イオン注入マスク材１１を形成し、これをマスクとして
前記導電性薄膜４に不純物イオンを注入する。
ート電極２を跨ぎかつ両側にオフセット長だけ伸ばして
イオン注入マスク材１１を形成し、これをマスクとして
前記導電性薄膜４に不純物イオンを注入する。
しかる上で、所要の熱処理を施し、かつマスク材１１を
除去することにより、第３図（Ｃ）のように、夫々オフ
セットされたソース８．ドレイン９が導電性薄膜４に形
成される。
除去することにより、第３図（Ｃ）のように、夫々オフ
セットされたソース８．ドレイン９が導電性薄膜４に形
成される。
なお、ドレインのみをオフセットさせる構造の製造方法
は、第３図（ｂ）におけるイオン注入マスク材１１を、
ソース側でゲート電極２の端部に一致させ、ドレイン側
をオフセット長だけゲート電極２より外側に伸ばした上
でイオン注入を行えばよい。
は、第３図（ｂ）におけるイオン注入マスク材１１を、
ソース側でゲート電極２の端部に一致させ、ドレイン側
をオフセット長だけゲート電極２より外側に伸ばした上
でイオン注入を行えばよい。
上述した従来の薄膜トランジスタの製造方法では、ソー
ス、ドレイン等をオフセットさせるためにゲート電極２
を覆うマスク材１１を形成し、このマスク材１１を用い
てイオン注入を行っているため、ゲート電極２に対する
マスク材１１の位置合わせずれが生じると、これがその
ままオフセット長の変動になる。このため、オフセット
長の再現性が低下され、高精度のオフセットｉｔを得る
ことが困難であり、オフセット長の変動により、ドレイ
ン耐圧の変動やドレイン電流、リーク電流の変動を招き
、所要の電気特性の薄膜トランジスタを得ることができ
ないという問題がある。
ス、ドレイン等をオフセットさせるためにゲート電極２
を覆うマスク材１１を形成し、このマスク材１１を用い
てイオン注入を行っているため、ゲート電極２に対する
マスク材１１の位置合わせずれが生じると、これがその
ままオフセット長の変動になる。このため、オフセット
長の再現性が低下され、高精度のオフセットｉｔを得る
ことが困難であり、オフセット長の変動により、ドレイ
ン耐圧の変動やドレイン電流、リーク電流の変動を招き
、所要の電気特性の薄膜トランジスタを得ることができ
ないという問題がある。
本発明は、オフセット長を高精度に管理した薄膜トラン
ジスタの製造方法を提供することを目的としている。
ジスタの製造方法を提供することを目的としている。
本発明の薄膜トランジスタの製造方法は、絶縁膜上にゲ
ート電極及びゲート絶縁膜を形成した上で導電性薄膜を
形成し、かつゲート電極の側面位置にのみ側壁絶縁膜を
形成した上で、不純物を含む材料を選択的に形成し、か
つこの不純物を含む材料から導電性薄膜に不純物を拡散
させてソース。
ート電極及びゲート絶縁膜を形成した上で導電性薄膜を
形成し、かつゲート電極の側面位置にのみ側壁絶縁膜を
形成した上で、不純物を含む材料を選択的に形成し、か
つこの不純物を含む材料から導電性薄膜に不純物を拡散
させてソース。
ドレインを形成する工程を含んでいるので、側壁絶縁膜
によってソース、ドレインのオフセット長を設定でき、
再現性の良いオフセット構造を製造可能としている。
によってソース、ドレインのオフセット長を設定でき、
再現性の良いオフセット構造を製造可能としている。
〔実施例］
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図（ａ）乃至（ｅ）は本発明の第１の実施例を製造
工程順に示す断面図であり、ソース側及びドレイン側に
オフセットを有する下部ゲート型ＭＯ３ＴＦＴの製造方
法を示している。
工程順に示す断面図であり、ソース側及びドレイン側に
オフセットを有する下部ゲート型ＭＯ３ＴＦＴの製造方
法を示している。
先ず、第１図（ａ）のように、絶縁性基板１上にゲート
電極２を選択的に形成し、このゲート電極２の表面にゲ
ート絶縁膜３を形成している。更に、この上にゲート絶
縁膜３を覆うように導電性薄膜４を形成している。
電極２を選択的に形成し、このゲート電極２の表面にゲ
ート絶縁膜３を形成している。更に、この上にゲート絶
縁膜３を覆うように導電性薄膜４を形成している。
次いで、第１図（ｂ）のように、前記導電性薄膜４上に
絶縁膜５を形成する。そして、この絶縁膜５を異方性エ
ツチング法でエツチングすることにより、第１図（Ｃ）
のように１、ゲート電極２の側面位置にのみ側壁絶縁膜
６を形成する。
絶縁膜５を形成する。そして、この絶縁膜５を異方性エ
ツチング法でエツチングすることにより、第１図（Ｃ）
のように１、ゲート電極２の側面位置にのみ側壁絶縁膜
６を形成する。
しかる後、第１図（ｄ）のように、前記導電性薄膜４及
び側壁絶縁膜６上に、導電型不純物を含有するシリコン
化合物を主成分とする溶液を回転塗布法で塗布し、約４
００°Ｃ前後の低温熱処理を行い酸化硅化物７を形成す
る。そして、この酸化硅化物７をエツチングバックし、
ゲート電極２上の導電性薄膜４の表面を露出させる。
び側壁絶縁膜６上に、導電型不純物を含有するシリコン
化合物を主成分とする溶液を回転塗布法で塗布し、約４
００°Ｃ前後の低温熱処理を行い酸化硅化物７を形成す
る。そして、この酸化硅化物７をエツチングバックし、
ゲート電極２上の導電性薄膜４の表面を露出させる。
更に、第１図（ｅ）のように、高温の熱処理を行って酸
化硅化物７に含有されている導電型不純物を導電性薄膜
４に拡散させ、このとき側壁絶縁膜６によってゲート電
極２の両側にオフセント領域を有したソース８．ドレイ
ン９を形成する。
化硅化物７に含有されている導電型不純物を導電性薄膜
４に拡散させ、このとき側壁絶縁膜６によってゲート電
極２の両側にオフセント領域を有したソース８．ドレイ
ン９を形成する。
したがって、この製造方法では、ソース、ドレインのオ
フセット長は側壁絶縁膜６の厚さにより管理でき、この
側壁絶縁膜６の厚さは即ち絶縁膜５の厚さであるので、
自己整合的に極めて高い精度でオフセット長を設定する
ことが可能となる。
フセット長は側壁絶縁膜６の厚さにより管理でき、この
側壁絶縁膜６の厚さは即ち絶縁膜５の厚さであるので、
自己整合的に極めて高い精度でオフセット長を設定する
ことが可能となる。
これにより、再現性のよいオフセット構造の薄膜トラン
ジスタを得ることが可能となる。
ジスタを得ることが可能となる。
（第２実施例）
第２図（ａ）乃至（ｄ）は本発明の第２の実施例を製造
工程順に示す断面図であり、ここではドレイン側のみに
オフセットを有する下部ゲート型ＭＯ３ＴＦＴの製造方
法を示している。なお、第１図と同一部分には同一符号
を付しである。
工程順に示す断面図であり、ここではドレイン側のみに
オフセットを有する下部ゲート型ＭＯ３ＴＦＴの製造方
法を示している。なお、第１図と同一部分には同一符号
を付しである。
先ず、第２図（ａ）に示すように、第１実施例の第１図
（ａ）乃至（ｃ）と同一の工程により、絶縁性基板１上
にゲート電極２．ゲート絶縁膜３゜導電性薄膜４及び側
壁絶縁膜６を形成する。
（ａ）乃至（ｃ）と同一の工程により、絶縁性基板１上
にゲート電極２．ゲート絶縁膜３゜導電性薄膜４及び側
壁絶縁膜６を形成する。
この後、第２図（ｂ）のように、ドレイン側のみをフォ
トレジスト１０でマスクした上で、ソース側の側壁絶縁
膜６をのみエツチング除去する。
トレジスト１０でマスクした上で、ソース側の側壁絶縁
膜６をのみエツチング除去する。
しかる上で、第２図（ｃ）のように、導電型不純物を含
有するシリコン化合物を主成分とする溶液を回転塗布法
で塗布し、約４００°Ｃ前後の低温熱処理を行い酸化硅
化物７を形成する。そして、この酸化硅化物７をエツチ
ングバックし、ゲート電極２上の導電性薄膜４の表面を
露出させる。
有するシリコン化合物を主成分とする溶液を回転塗布法
で塗布し、約４００°Ｃ前後の低温熱処理を行い酸化硅
化物７を形成する。そして、この酸化硅化物７をエツチ
ングバックし、ゲート電極２上の導電性薄膜４の表面を
露出させる。
更に、第２図（ｄ）のように、高温の熱処理を行って酸
化硅化物７に含有されている導電型不純物を導電性薄膜
４に拡散させ、ゲート電極２の両側にソース８．ドレイ
ン９を形成する。
化硅化物７に含有されている導電型不純物を導電性薄膜
４に拡散させ、ゲート電極２の両側にソース８．ドレイ
ン９を形成する。
このとき、ドレイン側では側壁絶縁膜６によりオフセッ
トされたドレイン９が形成され、ソース側では側壁絶縁
膜が存在しないため、ゲート電極２に沿ってソース８が
形成されることになる。
トされたドレイン９が形成され、ソース側では側壁絶縁
膜が存在しないため、ゲート電極２に沿ってソース８が
形成されることになる。
なお、前記各実施例では、ゲート電極２を絶縁性基Ｆｉ
ｌ上に形成しているが、−導電型の半導体基板上に形成
した絶縁膜上にゲート電極を形成する場合でも本発明を
適用できることは言うまでもない。
ｌ上に形成しているが、−導電型の半導体基板上に形成
した絶縁膜上にゲート電極を形成する場合でも本発明を
適用できることは言うまでもない。
（発明の効果〕
以上説明したように本発明は、ゲート電極の側面位置に
のみ側壁絶縁膜を形成した上で、不純物を含む材料を選
択的に形成し、かつこの不純物を含む材料から導電性薄
膜に不純物を拡散させてソース、ドレインを形成する工
程を含んでいるので、側壁絶縁膜によって自己整合的に
ソース、ドレインのオフセット長を設定でき、再現性の
良いオフセント構造の薄膜トランジスタを製造できる効
果がある。
のみ側壁絶縁膜を形成した上で、不純物を含む材料を選
択的に形成し、かつこの不純物を含む材料から導電性薄
膜に不純物を拡散させてソース、ドレインを形成する工
程を含んでいるので、側壁絶縁膜によって自己整合的に
ソース、ドレインのオフセット長を設定でき、再現性の
良いオフセント構造の薄膜トランジスタを製造できる効
果がある。
第１図（ａ）乃至（ｅ）は本発明の第１実施例を製造工
程順に示す縦断面図、第２図（ａ ）乃至（ｄ）は本発
明の第２実施例を製造工程順に示す縦断面図、第３図（
ａ）乃至（Ｃ）は従来の製造方法を工程順に示す縦断面
図である。 １・・・絶縁性基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・導電性薄膜、５・・・絶縁膜、６
・・・側壁絶縁膜、７・・・酸化硅化物、８・・・ソー
ス、９・・・ドレイン、１０・・・フォトレジスト、１
１・・・マスク材。 第３図 １ＪＩＩｌｌｊ
程順に示す縦断面図、第２図（ａ ）乃至（ｄ）は本発
明の第２実施例を製造工程順に示す縦断面図、第３図（
ａ）乃至（Ｃ）は従来の製造方法を工程順に示す縦断面
図である。 １・・・絶縁性基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・導電性薄膜、５・・・絶縁膜、６
・・・側壁絶縁膜、７・・・酸化硅化物、８・・・ソー
ス、９・・・ドレイン、１０・・・フォトレジスト、１
１・・・マスク材。 第３図 １ＪＩＩｌｌｊ
Claims (1)
- （１）絶縁膜上にゲート電極を形成し、かつこの表面を
ゲート絶縁膜で覆う工程と、このゲート絶縁膜を含む前
記絶縁膜の上に導電性薄膜を形成する工程と、全面に絶
縁膜を形成した上でこれを異方性エッチングして前記ゲ
ート電極の側面位置にのみ絶縁膜を側壁絶縁膜として残
す工程と、全面に不純物を含む材料を塗布しかつこれを
エッチングバックして前記ゲート電極上の導電性薄膜を
露呈させる工程と、熱処理を施して前記不純物を含む材
料から導電性薄膜に不純物を拡散させてソース、ドレイ
ンを形成する工程を含むことを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332345A JP2541259B2 (ja) | 1987-12-30 | 1987-12-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332345A JP2541259B2 (ja) | 1987-12-30 | 1987-12-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179367A true JPH01179367A (ja) | 1989-07-17 |
| JP2541259B2 JP2541259B2 (ja) | 1996-10-09 |
Family
ID=18253923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332345A Expired - Lifetime JP2541259B2 (ja) | 1987-12-30 | 1987-12-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541259B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338650A (ja) * | 1991-05-15 | 1992-11-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05152571A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 抵抗体 |
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH07147415A (ja) * | 1993-06-21 | 1995-06-06 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
-
1987
- 1987-12-30 JP JP62332345A patent/JP2541259B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338650A (ja) * | 1991-05-15 | 1992-11-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05152571A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 抵抗体 |
| EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH07147415A (ja) * | 1993-06-21 | 1995-06-06 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541259B2 (ja) | 1996-10-09 |
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