JPH04338650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04338650A JPH04338650A JP14145991A JP14145991A JPH04338650A JP H04338650 A JPH04338650 A JP H04338650A JP 14145991 A JP14145991 A JP 14145991A JP 14145991 A JP14145991 A JP 14145991A JP H04338650 A JPH04338650 A JP H04338650A
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- Japan
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- film
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特にソース及びドレイン領域の抵抗の
小さいボトムゲート型の薄膜トランジスタとその製法に
関するものである。
製造方法に関し、特にソース及びドレイン領域の抵抗の
小さいボトムゲート型の薄膜トランジスタとその製法に
関するものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ） とは、例えば２０
０オングストローム程度の薄い多結晶シリコン膜などを
トランジスタのチャネルとして用いるＭＯＳ型トランジ
スタであり、通常のＭＯＳ型トランジスタのようにシリ
コン基板内にチャネルを作る必要がなく、例えば通常の
ＭＯＳ型トランジスタを基板内に形成し、酸化膜などで
被覆・絶縁した後でも、再びその領域上にＭＯＳ型トラ
ンジスタを形成することができる。このため、トランジ
スタの高集積化にとって有効な手段として研究開発が進
んでいる。
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ） とは、例えば２０
０オングストローム程度の薄い多結晶シリコン膜などを
トランジスタのチャネルとして用いるＭＯＳ型トランジ
スタであり、通常のＭＯＳ型トランジスタのようにシリ
コン基板内にチャネルを作る必要がなく、例えば通常の
ＭＯＳ型トランジスタを基板内に形成し、酸化膜などで
被覆・絶縁した後でも、再びその領域上にＭＯＳ型トラ
ンジスタを形成することができる。このため、トランジ
スタの高集積化にとって有効な手段として研究開発が進
んでいる。
【０００３】薄膜トランジスタは、ゲート電極がチャネ
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは、製造する半導体
装置の製造方法に応じて異なる。
ルの上に形成されるトップゲート型と、ゲート電極がチ
ャネルの下に形成されるボトムゲート型とに分けること
ができる。両者のどちらを用いるかは、製造する半導体
装置の製造方法に応じて異なる。
【０００４】図２に従来のボトムゲート型のＰチャネル
ＭＯＳトランジスタの製造工程の主要断面図を示し、以
下にその製造方法を説明する。
ＭＯＳトランジスタの製造工程の主要断面図を示し、以
下にその製造方法を説明する。
【０００５】まず、図２（ａ） に示すように、半導体
基板１上に絶縁膜２を形成し、その上にゲート電極３を
形成する。その上にゲート酸化膜４と、ソース，ドレイ
ン及びチャネル領域となる、例えば不純物を添加してい
ない多結晶シリコン膜５を２００オングストローム程度
堆積する。
基板１上に絶縁膜２を形成し、その上にゲート電極３を
形成する。その上にゲート酸化膜４と、ソース，ドレイ
ン及びチャネル領域となる、例えば不純物を添加してい
ない多結晶シリコン膜５を２００オングストローム程度
堆積する。
【０００６】次に、図２（ｂ） に示すように、感光剤
８を塗布し、フォトリソグラフィ法により、所望の形に
パターニングした後、感光剤８をマスクとしてイオン注
入によりほう素イオンを多結晶シリコン膜５へ導入する
。この時の注入エネルギーは、イオンが多結晶シリコン
膜５内に留まるように設定する。
８を塗布し、フォトリソグラフィ法により、所望の形に
パターニングした後、感光剤８をマスクとしてイオン注
入によりほう素イオンを多結晶シリコン膜５へ導入する
。この時の注入エネルギーは、イオンが多結晶シリコン
膜５内に留まるように設定する。
【０００７】次に、図２（ｃ） に示すように、感光剤
８を除去し、熱処理によりほう素を拡散・活性化させＰ
＋ 型のソース及びドレイン領域９を形成する。
８を除去し、熱処理によりほう素を拡散・活性化させＰ
＋ 型のソース及びドレイン領域９を形成する。
【０００８】次に、図２（ｄ） に示すように、全面に
絶縁膜１１を堆積し、該絶縁膜１１に電極形成用の穴を
あけた後、ソース及びドレイン電極１２を形成する。
絶縁膜１１を堆積し、該絶縁膜１１に電極形成用の穴を
あけた後、ソース及びドレイン電極１２を形成する。
【０００９】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されており、ソース，ドレ
イン及びチャネル領域を全て薄い多結晶シリコン膜で形
成しているので、ソース及びドレイン領域の抵抗値が大
きくなり、実効的にチャネル部分にかかる電圧が低下し
、ＭＯＳトランジスタの性能劣化の原因になるという問
題点があった。
造方法は、以上のように構成されており、ソース，ドレ
イン及びチャネル領域を全て薄い多結晶シリコン膜で形
成しているので、ソース及びドレイン領域の抵抗値が大
きくなり、実効的にチャネル部分にかかる電圧が低下し
、ＭＯＳトランジスタの性能劣化の原因になるという問
題点があった。
【００１０】また、図２（ｄ） の電極形成用の穴を形
成する工程において、絶縁膜の除去速度（エッチング・
レート）のばらつきのため、膜厚から計算される除去時
間よりも時間を増やす（オーバーエッチング）必要があ
り、このため、ソース及びドレイン領域である多結晶シ
リコン膜も一部除去されて、その厚さが非常に薄くなっ
たり、完全に除去される領域ができたりして、電極との
間で低抵抗で確実な電気的接続を得ることが困難である
などの問題点があった。
成する工程において、絶縁膜の除去速度（エッチング・
レート）のばらつきのため、膜厚から計算される除去時
間よりも時間を増やす（オーバーエッチング）必要があ
り、このため、ソース及びドレイン領域である多結晶シ
リコン膜も一部除去されて、その厚さが非常に薄くなっ
たり、完全に除去される領域ができたりして、電極との
間で低抵抗で確実な電気的接続を得ることが困難である
などの問題点があった。
【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続を可能とする半導体装置及びその製造方法を得
ることを目的とする。
るためになされたもので、トランジスタのソース及びド
レイン領域の抵抗を下げるとともに、電極との確実な電
気的接続を可能とする半導体装置及びその製造方法を得
ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、ソース及びドレイン領域を厚い半導体膜で形成し
たものである。
置は、ソース及びドレイン領域を厚い半導体膜で形成し
たものである。
【００１３】また、この発明に係る半導体装置の製造方
法は、厚い半導体膜上に拡散用不純物を含んだガラス膜
を形成し、パターニングした上記ガラス膜をマスクとし
て上記厚い半導体膜をエッチングし薄く残してチャネル
部を形成した後、熱処理によりガラス膜から不純物を該
ガラス膜の下の、厚く残された半導体膜に拡散してソー
ス及びドレイン領域を形成するものである。
法は、厚い半導体膜上に拡散用不純物を含んだガラス膜
を形成し、パターニングした上記ガラス膜をマスクとし
て上記厚い半導体膜をエッチングし薄く残してチャネル
部を形成した後、熱処理によりガラス膜から不純物を該
ガラス膜の下の、厚く残された半導体膜に拡散してソー
ス及びドレイン領域を形成するものである。
【００１４】
【作用】この発明における半導体装置は、ソース及びド
レイン領域を厚い半導体膜で形成したので、トランジス
タのソース及びドレイン領域の抵抗を下げ、電極との確
実な電気的接続を可能にする。
レイン領域を厚い半導体膜で形成したので、トランジス
タのソース及びドレイン領域の抵抗を下げ、電極との確
実な電気的接続を可能にする。
【００１５】この発明における不純物入りガラス膜は、
厚い半導体膜を選択的に薄くエッチングするときのマス
クとなると同時に、残った厚い半導体膜に不純物を拡散
する拡散源となる。
厚い半導体膜を選択的に薄くエッチングするときのマス
クとなると同時に、残った厚い半導体膜に不純物を拡散
する拡散源となる。
【００１６】また、この発明におけるエッチングされず
に残った厚い半導体膜は、抵抗値の低いソース及びドレ
イン領域を形成すると同時に、ソース及びドレイン電極
用の穴を絶縁膜にあけるときのオーバーエッチングに対
し、膜厚が十分残るソース及びドレイン領域を形成して
、ソース及びドレイン電極と確実な電気的接続を得る。
に残った厚い半導体膜は、抵抗値の低いソース及びドレ
イン領域を形成すると同時に、ソース及びドレイン電極
用の穴を絶縁膜にあけるときのオーバーエッチングに対
し、膜厚が十分残るソース及びドレイン領域を形成して
、ソース及びドレイン電極と確実な電気的接続を得る。
【００１７】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。
する。図１はこの発明の一実施例による半導体装置の製
造工程の主要断面図を示し、以下にその製造方法を説明
する。
【００１８】まず、図１（ａ） に示すように、半導体
基板１上に例えば５０００〜１００００オングストロー
ム程度の酸化膜を絶縁膜２としてＣＶＤ法によって堆積
する。その絶縁膜２上に例えば２０００オングストロー
ム程度の多結晶シリコン膜をＣＶＤ法によって堆積し、
異方性エッチングによりゲート電極３を形成する。そし
て、その上にゲート酸化膜４として２００〜３００オン
グストローム程度の酸化膜と、不純物を添加していない
、例えば２０００オングストローム程度の厚い多結晶シ
リコン膜６をＣＶＤ法によって堆積する。
基板１上に例えば５０００〜１００００オングストロー
ム程度の酸化膜を絶縁膜２としてＣＶＤ法によって堆積
する。その絶縁膜２上に例えば２０００オングストロー
ム程度の多結晶シリコン膜をＣＶＤ法によって堆積し、
異方性エッチングによりゲート電極３を形成する。そし
て、その上にゲート酸化膜４として２００〜３００オン
グストローム程度の酸化膜と、不純物を添加していない
、例えば２０００オングストローム程度の厚い多結晶シ
リコン膜６をＣＶＤ法によって堆積する。
【００１９】次に、図１（ｂ） に示すように、ほう素
を含んだガラス膜１０を全面にＣＶＤ法によって堆積し
た後に、フォトリソグラフィ法によりパターニングした
感光剤（ここでは図示しない）をマスクとして上記ガラ
ス膜１０を異方性エッチングによって選択的に除去し、
さらに感光剤を除去する。その後、上記ガラス膜１０を
マスクとしてチャネル部となる領域の多結晶シリコン膜
６を薄く、例えば２００オングストローム程度残るよう
に異方性エッチングによって選択的に除去して、チャネ
ル領域７を形成する。
を含んだガラス膜１０を全面にＣＶＤ法によって堆積し
た後に、フォトリソグラフィ法によりパターニングした
感光剤（ここでは図示しない）をマスクとして上記ガラ
ス膜１０を異方性エッチングによって選択的に除去し、
さらに感光剤を除去する。その後、上記ガラス膜１０を
マスクとしてチャネル部となる領域の多結晶シリコン膜
６を薄く、例えば２００オングストローム程度残るよう
に異方性エッチングによって選択的に除去して、チャネ
ル領域７を形成する。
【００２０】次に、図１（ｃ） に示すように、９００
度で１０分間程度の熱処理により、上記ガラス膜１０か
ら厚い多結晶シリコン膜６へほう素を拡散・活性化させ
、厚い多結晶シリコン膜６を濃度５×１０２０／ｃｍ３
程度のＰ＋ 型としたソース及びドレイン領域９に形
成した後、ガラス膜１０を除去する。
度で１０分間程度の熱処理により、上記ガラス膜１０か
ら厚い多結晶シリコン膜６へほう素を拡散・活性化させ
、厚い多結晶シリコン膜６を濃度５×１０２０／ｃｍ３
程度のＰ＋ 型としたソース及びドレイン領域９に形
成した後、ガラス膜１０を除去する。
【００２１】次に、図１（ｄ） に示すように、全面に
絶縁膜１１として例えば５０００オングストローム程度
の酸化膜をＣＶＤ法によって堆積し、該絶縁膜１１に電
極形成用の穴をあけた後、ソース及びドレイン電極１２
を形成する。
絶縁膜１１として例えば５０００オングストローム程度
の酸化膜をＣＶＤ法によって堆積し、該絶縁膜１１に電
極形成用の穴をあけた後、ソース及びドレイン電極１２
を形成する。
【００２２】このように、この実施例によれば、ソース
及びドレイン領域を厚膜化したので、トランジスタのソ
ース及びドレイン領域の抵抗を下げるとともに、電極と
の確実な電気的接続が可能になる。
及びドレイン領域を厚膜化したので、トランジスタのソ
ース及びドレイン領域の抵抗を下げるとともに、電極と
の確実な電気的接続が可能になる。
【００２３】また、ソース及びドレイン領域を厚い半導
体膜で形成したので、抵抗値の低いソース及びドレイン
領域を形成でき、ソース及びドレイン電極用の穴を絶縁
膜にあけるときのオーバーエッチングに対し、膜厚が十
分残り、ソース及びドレイン電極と確実な電気的接続が
可能になる。
体膜で形成したので、抵抗値の低いソース及びドレイン
領域を形成でき、ソース及びドレイン電極用の穴を絶縁
膜にあけるときのオーバーエッチングに対し、膜厚が十
分残り、ソース及びドレイン電極と確実な電気的接続が
可能になる。
【００２４】なお、上記実施例ではＰチャネルトランジ
スタを形成するために、ほう素入りガラス膜を用いたが
、Ｎチャネルトランジスタを形成する場合には、ひ素入
りのガラス膜などを用いることにより、上記実施例と同
様の効果を得ることができる。
スタを形成するために、ほう素入りガラス膜を用いたが
、Ｎチャネルトランジスタを形成する場合には、ひ素入
りのガラス膜などを用いることにより、上記実施例と同
様の効果を得ることができる。
【００２５】
【発明の効果】以上のように、この発明に係る半導体装
置及びその製造方法によれば、ソース及びドレイン領域
を厚い半導体膜で形成したので、ソース及びドレイン領
域の抵抗値を下げることができ、また、ソース及びドレ
イン電極用の穴を絶縁膜に形成するときのオーバーエッ
チングに起因する電気的接続の不良を回避でき、ソース
及びドレイン領域と電極との確実な接続を得ることがで
きるという効果がある。
置及びその製造方法によれば、ソース及びドレイン領域
を厚い半導体膜で形成したので、ソース及びドレイン領
域の抵抗値を下げることができ、また、ソース及びドレ
イン電極用の穴を絶縁膜に形成するときのオーバーエッ
チングに起因する電気的接続の不良を回避でき、ソース
及びドレイン領域と電極との確実な接続を得ることがで
きるという効果がある。
【図１】この発明の一実施例における半導体装置の製造
工程の主要断面図である。
工程の主要断面図である。
【図２】従来の半導体装置の製造工程の主要断面図であ
る。
る。
１ 半導体基板
２ 絶縁膜
３ ゲート電極
４ ゲート酸化膜
５ 薄い多結晶シリコン膜
６ 厚い多結晶シリコン膜
７ チャネル領域
８ 感光剤
９ ソース及びドレイン領域
１０ ほう素入りガラス膜
１１ 絶縁膜
１２ ソース及びドレイン電極
Claims (2)
- 【請求項１】 薄い半導体膜をトランジスタのチャネ
ルとして用いるボトムゲート型の薄膜トランジスタにお
いて、ソース及びドレイン領域をそれぞれ上記薄い半導
体膜よりなるチャネルより厚い半導体膜で形成したこと
を特徴とする半導体装置。 - 【請求項２】 半導体基板上に絶縁膜を形成する工程
と、上記絶縁膜の上にゲート電極を形成する工程と、上
記ゲート電極上を含む上記絶縁膜上の全面に、ゲート酸
化膜を形成する工程と、上記ゲート酸化膜上に厚い半導
体膜と、不純物入りガラス膜とを順に堆積する工程と、
上記ガラス膜を選択的に除去する工程と、上記ガラス膜
をマスクとし、上記厚い半導体膜をエッチングして薄く
残す工程と、熱拡散により上記ガラス膜から該ガラス膜
下部の厚い半導体膜へ不純物を拡散してソース及びドレ
イン領域を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141459A JP2711187B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141459A JP2711187B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338650A true JPH04338650A (ja) | 1992-11-25 |
| JP2711187B2 JP2711187B2 (ja) | 1998-02-10 |
Family
ID=15292388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141459A Expired - Lifetime JP2711187B2 (ja) | 1991-05-15 | 1991-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711187B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147415A (ja) * | 1993-06-21 | 1995-06-06 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH08204204A (ja) * | 1995-01-03 | 1996-08-09 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148975A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS62196358U (ja) * | 1986-06-02 | 1987-12-14 | ||
| JPH01179367A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 薄膜トランジスタの製造方法 |
-
1991
- 1991-05-15 JP JP3141459A patent/JP2711187B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148975A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS62196358U (ja) * | 1986-06-02 | 1987-12-14 | ||
| JPH01179367A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 薄膜トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147415A (ja) * | 1993-06-21 | 1995-06-06 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH08204204A (ja) * | 1995-01-03 | 1996-08-09 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2711187B2 (ja) | 1998-02-10 |
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