JPH01179456A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、縦型出力の電力用半導体装置及び該装置と
これを制御する小信号素子とを１つの半導体基板に集積
した複合半導体装置（以下パワーＩＣと呼ぶ）に関する
もので、特にパワー装置のドレイン側を共通とし、制御
電極配線及びソース電極配線をそれぞれ互いに対応する
複数組に分割し、多出力とした電力用半導体装置に係る
ものである。

（従来の技術） 第９図に縦型出力のパワーＭＯ３ＦＥＴと制御用小信号
素子とをモノリシックに集積する従来のパワーＩＣの一
例を示す、　符号１及び２はパワーＭＯ３ＦＥＴのドレ
イン低抵抗領域、３は素子分離用のＰ型シリコンエピタ
キシャル層、４は素子分離用のＰ４領域、５はパワーＭ
Ｏ８ＦＥＴのドレイン高抵抗領域、６は該ＦＥＴのＰボ
ディ領域、７は該ＦＥＴのＮ“ソース領域、１０は該Ｆ
ＥＴのソース電極、１１は該ＦＥＴのゲート電極、９は
Ｐ型エピタキシャル層３及びＰ１領域４によって電気的
に他領域から分離されたＮ型シリコンの島状の領域、８
はパワーＭＯ３ＦＦ。

Ｔのドレイン電極である。　通常複数の島領域９の中に
、図示していないが小信号バイポーラトランジスタ、小
信号ＭＯ３）ランジスタ等の能動素子及び容量、抵抗等
の受動素子を形成し、出力素子であるパワーＭＯ８ＦＥ
Ｔのゲート電圧等を制御する。　一般にパワーＭＯ３Ｆ
ＥＴは第９図及び第１０図に示すように、１つのＰボデ
ィ領域６及び該領域内に島状に形成されるソース領域７
を単位ユニット（セルと呼ばれる）とすると、パワーＭ
Ｏ８ＦＥＴは複数（数千ないし致方個）のセルからなり
、それぞれのソース電極１０は例えばＡ１の電極配線１
３により連結され、又それぞれのゲート電ｆ！１１も例
えばＮ＋にドープされたポリシリコンからなるゲート電
極配線１４により互いに連結されており、すべてのセル
を並列に使用することによって大電流を得ることができ
る。

なお第１０図の部分平面図は基板主面に露出するＰボデ
ィ領域６、Ｎ＋ソース領域７及びドレイン領域５の境界
を描いたもので、破斜線で示す領域はゲート電極１１及
びこれに連接するゲート電極配線１４を示す、　ソース
電極及びソース電極配線は図示していない、　この従来
例のパワーＩＣでは、出力のパワーＭＯ８ＦＥＴは単一
出力である。　従って　１つの負荷に対して　１つのパ
ワーＩＣが必要で、多数の負荷の動作制御をする場合に
は、負荷の数と等しい数のパワーＩＣを必要とする。

（発明が解決しようとする課題） 従来の縦型出力の半導体装置は前述のように単一出力で
あり、応用上複数の負荷を動作させる必要のある場合に
は、複数の半導体装置を使用することとなる。　従って
例えば回路基板に取り付ける部品等、所用部品点数が多
くなるという欠点があった。　スチップの相異による素
子特性のバラツキを考えると、高い精度で複数の負荷に
−様な動作をさせることは困難である。

本発明の目的は、１つの半導体基板に形成される多出力
の縦型電力用半導体装置を提供することであり、更に該
基板にこれを制御する小信号素子を付設し、これらによ
り複数の負荷を制御するときなどの応用上の所要部品、
材料、設置空間等の効率化を計ると共に、それぞれの電
気的熱的特性を精度よく揃えることである。

［発明の構成］ （課題を解決するための手段と作用） 本発明の半導体装置は、縦型出力のパワーＭＯ３ＦＥＴ
又はバイポーラ型ＭＯ３ＦＥＴ（１ｎｓｕｌａｔｅｄ　
　Ｇａｔｅ　Ｂｉｐｏｌａｒ　　Ｔｒａｎｓｉｓｔｅｒ
　、以下ＩＧＢＴと呼ぶ）のドレイン側は共通で、ソー
ス及びゲート側を複数に分割し、多出力としたものであ
る。　一般に縦型出力のパワーＭＯ３ＦＥＴ又はＩＧＢ
Ｔのソース領域及びチャネル形成領域は、多数の互いに
分離したボディ領域内に形成される。　従来のＦＥＴで
は各ボディ領域表面に設けられるソース電極及びゲート
電極は、ソース電極配線及びゲート電極配線によって互
いに連接され、一つのソース出力端子及びゲート端子を
形成している。　本発明のＰＥＴでは、このソース電極
配線は複数個に分割されて、複数のソース出力端子を形
成すると共に、ゲート電極配線もソース電極配線に対応
した複数個に分割され、複数のゲート端子を形成する。

　従って本発明のＦＥＴは、ドレイン共通で、ゲート領
域を含むソース側は独立な複数組に分けられる。

これにより本発明の半導体装置では同時に複数個の負荷
に独立に電力を供給することが可能であり、複数個の個
別半導体装置を使用する場合に比較し、生産上、応用工
種々の効果が得られる。

特に本発明の複数出力の半導体装置と、対応する複数の
制御用回路素子とを一つの半導体基板に集積したパワー
ＩＣにおいては、特性が極めて精度よく揃ったパワーＦ
Ｆ、Ｔとその制御素子が得られ、高度の制御技術の適用
が可能となる。

（実施例） 第１図は本発明の半導体装置の第１の実施例を示すもの
で、ドレイン共通の２出力パワ−ＭＯ８ＰＥＴである。

　このＦＥＴは、Ｎ型半導体基板２５の第１主面側（上
方）に互いに分離して形成される複数のＰボディ領域２
６と、この領域内に島状に形成されるＮ４ソース領域２
７と、Ｐボディ領域２６に接してこれを囲むＮドレイン
領域の高抵抗領域２５（Ｎ基板２５の一部分）と、領域
２５に接するＮドレイン領域の低抵抗領域２１と、Ｎ４
ソース領域２７とＮドレイン高抵抗領域２５とに挟まれ
るＰボデー領域２６が第１主面に露出する部分のチャネ
ル形成領域３２と、領域３２に絶縁膜を介して対向する
ゲート電極３１ａ。

３１ｂと、ゲート電極に連接するゲート電極配線３４ａ
、３４ｂと、Ｎ”ソース領域２７とオーミック接触をす
るソース電１３０ａ、３０ｂと、ソース電極に連接する
ソース電極配線３３ａ、３３ｂと、Ｎ基板２５の第１主
面と反対側の第２主面（下方）上のほぼ全域にわたって
形成され、前記ドレイン低抵抗領域２１とオーミック接
触をするドレイン電＠２８とを有し、ソース電極配線が
互いに分離した２個の３３ａと３３ｂに分割され、且つ
ゲート電極配線は２個のソース電極配線３３ｃｉ及び３
３ｂに対応して図のように３４ａ、３４ｂに分割されて
いる。　ソース電極配線３３ａ及び３３ｂは、例えばＡ
１ワイヤーを介してそれぞれ互いに独立した出力端子Ｓ
Ａ、ＳＢに接続される。　又ゲート電極配線３４ａ　、
３４ｂも同様にゲート制ｍ＠子ＧＡ、Ｇ日に接続される
。

この実施例の半導体装置では、独立した２つの負荷に電
力を供給することが可能である。　この実施例では２出
力の例を述べたが、所望によってはさらに多出力にする
ことは勿論可能である。

次に第２図に本発明の半導体装置の第２の実施例を示す
、　この装置は本発明をＩＧＢＴに適用した場合で、第
１図と同符号は同一部分又は対応部分を表すので説明を
省略する。　　ＩＧＢＴは、周知のようにＭＯＳ　　Ｆ
ＥＴの高速性及び高入力インピーダンス特性と、バイポ
ーラトランジスタの高伝導度特性を兼ね備えた素子であ
る。　この素子は第１図のＭＯＳ　　ＦＥＴのドレイン
領域の高抵抗領域２５に接してＰ型の高濃度領域３５を
付加したもので、ソース側及びゲート側は前記ＭＯ３Ｆ
Ｆ、Ｔとほぼ同様である。　ドレイン電極２８は領域３
５を介してドレイン領域とオーミック接触をする。　Ｐ
１領域３５から注入されたホールによりドレイン領域２
５の抵抗値が低減するのを利用したものである。

次に第３図に本発明の半導体装置の第３の実施例を示す
、　本装置は、第１実施例の２出力のＭＯＳ　　ＦＥＴ
と、この２出力を独立に制御できる小信号素子等とを１
つのＮ型基板２５に集積したパワーＩＣで、パワーＭＯ
３ＦＥＴと制御用素子とはＰＮ接合分離方式により互い
に分離され、特許請求の範囲第２項記載の本発明の望ま
しい実施態様である。　符号２３は素子分離用のＰ型シ
リコンエピタキシャル領域、２４は素子分離用のＰ１領
域で、これらに囲まれたＮ型領域２９に図示してないが
制御用素子即ち小信号バイポーラトランジスタ、小信号
ＭＯＳトランジスタ、ダイオード等の能動素子及び容量
、抵抗等の受動素子或いはこれらのいずれかが形成され
る。　通常、動作時にはＰ領域２３．２４とこれに接す
るＮｌｌ域との間は逆バイヤスされ、空乏層により互い
に分離される。　　２つのゲート電極配線３４ａ及び３
４ｂは領域２９内に形成された制御回路を経て制御信号
入力端子ＧＡ、Ｇ日に接続される。　この実施例では、
２つの外部制御信号により、パワーＩＣの２出力を独立
に制御できる。

第３実施例ではＰＮ接合分離法によって素子間分離され
たパワーＩＣについて述べたが、本発明はいかなる素子
間分離構造を用いたパワーｔＣにも適用できる。　第４
図に誘電体分離構造を用いた本発明の第４の実施例を示
す。　同図において符号４２はシリコン酸化ｐＡ（Ｓｉ
　Ｏ２）、４３はポリシリコンであり、４９ａ　、４９
ｂはシリコン酸化膜４２とポリシリコン４３とから成る
誘電体によって電気的に分離されたＮ型シリコンの島領
域である。　本装置のパワーＭＯ３ＦＥＴ形成領域と誘
電体分離構造の製造方法については特開昭６２−７６６
４５号に開示されているが、２枚の半導体基板を酸化膜
を介して張り合わせた１枚の複合基板が使用される。　
次に、第５図（ａ　）に従来の単一出力のパワーＩＣを
用いて複数個の負荷に電力を供給する場合の応用例を、
又、第５図（ｂ　）に本発明によるパワーＩＣによって
複数個の負荷に電力を供給する例を示す。　同図におい
て符号５５は電源端子、５６ａ〜５６ｄは従来の単一出
力のパワーＩＣ１５７ａ　〜５７ｄは前記５６ａ　〜５
６ｄのパワーＩＣの制御信号入力端子、５８ａ〜５８ｄ
は負荷、５９は本発明によるパワーＩＣ１５０ａ〜５０
ｄは本発明によるパワーＩＣ５９の制御信号入力端子を
示すものである。　第５図（ａ　）及び（ｂ）を比較す
れば本発明のパワーＩＣ・では４つのパワーＭＯ３ＦＥ
Ｔと　４つの制御回路が１チツプに搭載されているので
、応用上明らかに部品点数の削減及び大幅な小型化が可
能となることがわかる。

上記の実施例ではＮチャネルパワーＭＯ３ＦＥＴ又はこ
れを搭載したパワーＩＣの例を述べたが、勿論Ｐチャネ
ルパワーＭＯ３ＦＥＴ及びこれを搭載するパワーＩＣに
も適用できることは明らかである。　第６図に２出力の
Ｐチャネル間Ｏ８ＦＥＴを搭載したパワーＩＣについて
本発明の第５の実施例を示す、　符号６８はドレイン電
極、６１はＰ型のドレイン低抵抗領域、６５はＰ型のド
レイン高抵抗領域、６６はパワーＭＯ８ＦＥＴのＮボデ
ィ領域、６７は高濃度のＰ＋ソース領域、７０ａ及び７
０ｂは２つに分割されるパワーＭＯ３ＦＥＴ　（Ａ）及
び（Ｂ）のそれぞれのソース電極、７１ａ及び７１ｂは
ゲート電極、７３ａ、７３ｂはソース電極配線、７４ａ
、７４ｂはゲート電極配線である。　ゲート電極配Ｒ７
４ａ及び７４ｂは、誘電体により素子分離された領域７
９ａ及び７９ｂ内に形成される制御回路を経て１本の制
御信号入力端子Ｇに接続される。　これは１本の制御信
号線により　２つの制御回路及び２出力のパワーＭＯ３
ＦＥＴを制御する例である。

通常このＰチャネル型ＭＯ８ＦＥＴではソース電極に対
しドレイン電極が負となるような電圧が印加され使用さ
れる。

第７図に２出力のＮチャネルＭＯ３ＦＥＴを搭載した本
発明のパワーＩＣ７８Ｎと　２出力のＰチャネルＭＯ３
ＦＥＴを搭載した本発明のパワーＩＣ７８Ｐを用いてＨ
型ブリッジを構成した例を示す。　ＧＮ及びＧ、はそれ
ぞれパワーＩＣ７８Ｎ、７８Ｐのめ制御信号入力端子で
あり、１本の制御信号ラインで内蔵される２つの制御回
路を動作させる。　８０は電源接続端子（正電圧）、８
１は負荷である。

第８図に本発明の２出力のＩＧＢＴを搭載した第６の実
施例を示す、　この例のように本発明は、ソース領域及
びチャネル形成領域が分離された多数のセル構造から成
り、ドレイン側を共通とする半導体装置に対し容易に適
用できる。

本発明の半導体装置及びこれを搭載したパワーＩＣは、
単結晶基板に形成されても又２つの基板を張り合わせた
１枚の複合半導体基板に形成されても差支えないことは
勿論である。

［発明の効果］ 本発明のパワー半導体装置は、１つの半導体基板にドレ
イン共通で、ソース側、ゲート側を複数に分割形成した
ので、複数の負荷を独立に制御することができ、複数出
力の縦型電力用半導体装置を提供することが可能となっ
た。　これにより複数の負荷を制御するときなど、単一
出力の半導体装置を複数個使用する場合に比し、製造面
では材料労力が削減され、１出力当たりの製造コストは
大幅に減少し、応用上では所要部品点数の削減、小型化
されることによる設置空間の効率化等が得られる。　又
１チツグ上にほぼ同一条件で製造されるので、電気的特
性を精度よく揃えることが可能であり、稼動中の熱的特
性もよく一致する。

更に本発明の半導体装置とこれを制御する小信号素子等
を１つの基板に搭載したパワーＩＣにおいては上記効果
を更に高めることができるが、はぼ等しい特性の電力用
半導体装置をほぼ等しい特性の制御回路で制御できるの
で、高度の制御技術が信頼性よく適用することが可能と
なる。

【図面の簡単な説明】

第１図及び第２図は本発明の半導体装置の第１及び第２
の実施例の中間省略断面図、第３図及び第４図は本発明
の半導体装置を搭載したパワーＩＣの第３及び第４の実
施例の中間省略断面図、第５図（ａ　）及び（ｂ）はそ
れぞれ従来のパワーＩＣ及び本発明のパワーＩＣを使用
して複数負荷に電力を供給するときの比較図、第６図は
本発明の半導体装置を搭載したパワーＩＣの第５の実施
例の中間省略断面図、第７図は本発明のＮチャネル型及
びＰチャネル型の半導体装置を搭載したパワーＩＣの応
用例を示す図、第８図は本発明の半導体装置を搭載した
パワーＩＣの第６の実施例の中間省略断面図、第９図は
従来のパワーＩＣの中間省略断面図、第１０図は第９図
のパワーＩＣの部分平面図である。 １．２．２１・・・ドレイン低抵抗領域、　３，４゜２
３．２４・・・素子分離のためのＰ領域、　５゜２５・
・・Ｎ型半導体基板（ドレイン高抵抗領域）、６．２６
・・・Ｐボディ領域、　７，２７・・・Ｎ４ソース領域
、　８，２８．６８・・・ドレイン電極、　９゜２９．
４９ａ　、４９ｂ　、７９ａ　、７９ｂ　＝−・素子分
離領域、　１０．３０ａ　、３０ｂ　、７０ａ、７０ｂ
・・・ソース電極、　　１１，３１ａ　、３１ｂ　、７
１ａ　。 ７　ｌ　ｂ　−・・ゲート電極、　　１３　．３３ａ　
、３３ｂ　。 ７３ａ、７３ｂ−・・ソース電極配線、　１４，３４ａ
　。 ３４ｂ　、７４ａ　、７４ｂ　−・・ゲート電極配線、
３２・・・Ｎチャネル形成領域、　３５・・・ＩＧＢＴ
のＰ４領域、　６１・・・Ｐ型ドレイン低抵抗領域、６
５・・・Ｐ型ドレイン高抵抗領域、　６６・・・Ｎボデ
ィ領域、　６７・・・Ｐ″ＶＶソース領域８０・・・電
源端子、　８１・・・負荷。 特許出願人　株式会社　東　　芝 粁ノやツーＭＯ３ＦＥＴ（Ａ）　　−う＋−一　ノやツ
ーＭＯ８ＦＥＴ（Ｂ）　　　→第１図 第２図 第３図 第４図 （ａ）　　　　　　　　　　　　　　　　　　　（ｂ）
第５図 ｊ−Ｅ／”７−ＭＯＳＦＥＴ（Ａｌｅに一＝　バフ−Ｍ
Ｏ３ＦＥＴｆ８１−、ｌ第７図

Claims (1)

1. 【特許請求の範囲】 １　一導電型半導体基板の第１主面側に互いに分離して
   形成される反対導電型のボディ領域と、ボディ領域内に
   島状に形成される一導電型高濃度のソース領域と、前記
   ボディ領域に接してこれを囲む一導電型のドレイン領域
   と、ソース領域とドレイン領域とに挟まれるボディ領域
   が第１主面に露出する部分のチャネル形成領域と、チャ
   ネル形成領域に絶縁膜を介して対向するゲート電極及び
   ゲート電極に連接するゲート電極配線と、ソース領域と
   オーミック接触をするソース電極及びソース電極に連接
   するソース電極配線と、前記基板の第１主面と反対側の
   第２主面上のほぼ全域にわたって連接して形成され前記
   ドレイン領域と直接又は反対導電型高濃度領域を介して
   オーミック接触をするドレイン電極とを有し、 ソース電極配線が互いに分離した複数個に分割され且つ
   ゲート電極配線が前記複数個のソース電極配線に対応し
   て分離されていることを特徴とする縦型出力の電力用半
   導体装置。 ２　前記縦型出力の電力用半導体装置が、前記半導体基
   板の該装置と分離された領域に形成される制御用の能動
   素子及び受動素子或いはこれらいずれかの素子を有する
   特許請求の範囲第１項記載の半導体装置。