JPS6036110B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体装置に係り、特に高密度の集積化を可
能とする半導体装置に関する。

近年、高密度、高速度動作、低消費電力の集積回路を実
現するために基本素子の微細化を図る努力が為されてい
る。

しかし、基本素子の構造によっては得られた微細化技術
を十分に生かしきれない場合も起る。例えば、第１図は
微細化技術を生かせるとして提案された従来の絶縁ゲー
トＭＯＳトランジスタを基本素子とする断面構造を示す
ものである。同図に示す基本素子は、ｐ型高抵抗半導体
層１、ｎ型低抵抗半導体層２、ｎ型低抵抗半導体領域３
、ｐ型半導体層４、半導体領域３とオーム性接触を有す
る金属電極５、ゲート電極６、ゲート絶縁膜７、ゲート
絶縁膜７より十分厚い絶縁膜８を具えている。ここで半
導体領域１と領域４はチャネル形成領域、領域２はソー
ス領域、領域３はドレィン領域として動作する。このト
ランジスタが導適状態となるためには領域４のＶ字形溝
に露出している表面部分にチャネルが形成されねばなら
ず、これはゲート絶縁膜７を介して被看しているゲート
電極６に印加された電圧により制御される。

また、そのＶ字形の溝は半導体結晶の面指数依存性を持
つエッチングにより形成され、溝の閉口幅Ｗと最大深さ
ｏｏとの間にはほぼ一定な関係Ｄ。＝０．７Ｗｏがある
。従ってドレィン領域表面からソース領域までの深さを
比とするとｗ。＞帯でな側めらなし、。すなわち、第１
図のような素子を微小化するには幅Ｗ。

を小さくする必要があり、そのためには深さＨｏも小さ
くする必要がある。しかし、素子のドレィン、ソース間
耐圧を考えると、第１図で領域１が領域３と領域４とで
狭まれた部分はあまり薄くすることはできないので深さ
Ｈｏの微小化には素子の構造上からくる制限がつく。従
って幅Ｗ。の微小化技術と深さ比の微４・化技術が共に
進歩しても第１図の構造では素子構造上からの制限が素
子の微４・化により厳しくきいてくる。また、この種の
素子によれば結晶主表面にドレィン領域が形成されてい
るため、ゲートとドレィン間の帰還容量が大きくなって
しまい、動作特性が劣るという欠点がある。この発明は
上記従来技術の欠点を除去しようとして成されたもので
あり、微細化が可能であり優れた動作特性を有する半導
体装置を提供することを目的とする。

この目的を達成するため、この発明によれば、半導体基
体の表面から一定の深さをもって設けたドレィン領域と
、前記半導体基体の表面に前記ドレィン領域と一部オー
バラップするように設けたソース領域と、このソース領
域に沿ってｐｎ接合を形成し且つ前記ドレィン領域とｐ
ｎ接合を形成するように設けたチャネル形成領域と、前
記ソ−ス領域及びドレィン領域間で電界を制御するゲー
ト電極とを具えるようにする。

以下、添付図面に従ってこの発明の実施例を説明する。

第２図はこの発明の基本素子断面構造の一例である。同
図は、高抵抗ｐ形半導体層１０、ソース領域となる低抵
抗ｎ形半導体領域２０、ｎ形低抵抗半導体領域３０、ｎ
形高抵抗半導体領域３１、ｎ形低抵抗半導体領域３２を
示しており、領域３０と３１とでドレィン領域を形成し
、領域３２はドレィン領域とのオーム性接触を得るため
に結晶表面に設けられた領域である。ここで、領域３２
は領域３１中に含まれるようになっているが領域３２が
領域１０又は４０とのｐｎ接合境界をもっていてもさし
つかえない。領域４０はｐ形半導体領域でチャネルが形
成される領域である。部材５０はドレィン電極、都材６
０はゲート電極、領域７０はゲート絶縁膜、領域８０は
厚い膜厚を有する絶縁膜である。なおトランジスタが大
電流を扱わないときは低抵抗ドレィン領域３０は省略で
きる。さて、以上のような構造の素子の主動作領域に注
目してみると、表面よりソース領域２０、チャネルが形
成される領域４０（以後べ−ス領域とし、う）、ドレィ
ン領域３１，３０となっており、ベース領域４０は表面
から第２番目に位置している。

従って表面よりベース領域４０、ドレィン側の端までの
深さを日，とすると、同一加工技術を仮定すれば、第１
図のドレィン領域３と第２図のソース領域２０の厚さは
略同じとしてよいから、日．＜日。となる。第２図の構
造の場合も、Ｖ字型溝の開口幅をＷ・とすると、ｗ，＞
器となるが日．＜比であるから、この発明に係る素子の
構造の方が本質的によりゆるい制限となり微細化に適し
ている。また、第１図に示す構成ではチャネルはＶ字型
溝の底面に形成されるが、この発明に係る素子によれば
チャネルはＶ字型溝の上方に形成されるので、チャネル
幅は従来のものよりも大きくなり、それだけ素子の駆動
能力も大きい。

更に、この発明によれば、ベース領域４０のドレィン側
の端と領域３０までの距離は、素子の平面寸法とは独立
に設計できるため、素子を微細化しても高耐圧の素子を
得ることができる。第１図に示すような従来の素子にお
いては、幅Ｗｏが０．１ｒのオーダまで微小化されたと
き、低抵抗ドレィン・ソース領域間が０．０７仏以下と
なり、領域４の不純物濃度を１び７（１／地）のオーダ
まで上げても、ドレイン・ソース間にパンチスルーが生
じ使えなくなる。更に、この発明によれば、結晶表面に
ソース領域が位置するため、ゲート電極とドレィン間の
帰還容量はソース領域にシールドされて極めて小さくな
り、動作性能も著しく向上する。

第３図は、前述のこの発明に係る素子を利用した２入力
ノア・ゲートの構造例である。

第３図ａは第３図ｂの平面パターン図におけるＸ−Ｘ′
断面構造図である。第３図ｃは等価回路である。第３図
ｂにおいて図はＶ形溝の位置を示し、図はコンタクトホ
ールの位置を示す。第３図ａにおいて第２図と同一の符
号の領域は同一の機能を果すものとする。同図において
部材６１，６２はそれぞれ入力トランジスタＴＧ，，Ｔ
ｃ２のゲート電極である。

領域９０，９１は電源Ｖ。ｏに接続される領域、領域９
２は負荷トランジスタＴＬのドレィン領域、領域９４は
ゲート絶縁膜、領域３２の一部はソース領域となる。ま
た、出力取り出し用庵極５０の一部はＴＬのゲート絶縁
膜上に被着し、そのゲート電極としての役目をもつ。な
お、この場合、ＴＬはデプレッション形に設計される。
領域７１，７２はＴｃ，，Ｔｃ２のゲート絶縁膜である
。領域４１は基板１０と同一導電形でより高い不純物濃
度を有する領域で、以下の工程例では領域４０と同時に
形成することができる。第４図は第３図の構造を得るた
めの製造工程例を示すものである。

まず第４図ａのようにｐ形高抵抗半導体基板１０を用意
し、撰択的イオン打込み法によりＮ＋形半導体領域３０
と９０を形成し、続いてＮ形半導体領域３１と９１を形
成する。５００はイオン注入用マスクである。

次に、同図ｂのようにｐ形半導体領域４０を撰択的に形
成する。その方法は選択イオン打込み法あるいは選択不
純物拡散法等を用いて行なうことができる。５０１はマ
スクである。

この後、同図ｃのようにＮ＋形半導体領域２０，３２，
９２を撰択的に形成する。その方法も前工程と同様な方
法を用いることができる。５０２はマスクである。

次に同図ｄのようにプレフアレンシャルェッチング法に
よりＶ字形溝Ｖ，，Ｖ２を形成し、更に同図ｅのように
ゲート絶縁膜７１．７２，９４を形成し、以後は通常の
集積回路工程と同様な配線工程を得て第３図の構造を得
る。５０３はマスクである。

実際の相互接続を有する場合のＩＣ、偽１のレィアゥト
例を、第５図に示す。同図において、各単位ゲート回路
からの出力は、領域３１を半導体表面に設けた低抵抗領
域３３（３２と同時に形成可）と連続せしめることによ
って、任意の部分から取り出すことができ、図示の如く
ゲート電極に連続し、領域３０または３１と交叉する導
電性薄膜Ｇ，，○２，Ｇ３によって、任意のゲート回路
へと配線を行なうことができる。

しかも、各ゲート回路は幅、間隔ともに最小ホトェッチ
寸法で繰返されるので、最も高密度に集積することがで
きる。第５図ａの各部の記号は第３図ａ，ｂと共通に用
いられているがが、第３図と異なる所は、第３図に示さ
れるような構造をユニットとして、３ユニットが相互配
線されている。第５図ａにおいて領域３３は領域３２を
形成するときに同時に形成することもできる領域で、ド
レィン領域３１へのオーミック接触を可能とする高不純
物濃度領域である。また絶縁膜８０中にコンタクトホー
ル図が設けられ、絶縁ゲートと配線とを兼ねている導電
性薄膜Ｇ，乃至Ｇ２と接触している。領域２０は逆導電
形の領域４０を介して３つのドレィン領域を橋渡すよう
に表面に配置されており、各ＮＯＲゲートＡ，Ｂ，Ｃの
共適帰線としても各ＮＯＲゲートＡ，Ｂ，Ｃの駆動トラ
ンジスタのソースとしても、また、配線Ｇ，．Ｇ２，Ｇ
３に対する絶縁膜８０を介したシールド板ともなってい
る。第５図ｂは、同図ａの等価回路を示す。Ｇ，はＮＯ
ＲゲートＣの出力で、ＮＯＲゲートＡ，Ｂを駆動するよ
うに配線されており、Ｇ２はＮＯＲゲートＢの出力で、
ＮＯＲゲートＣを駆動するように配線されている。また
、Ｇ３はＮＯＲゲートＡ，Ｂ，Ｃ全てを駆動するように
配線されている。そして第５図ａの構造及び同図ｂの回
路図は、同図面の上下方向に任意に延長展開が可能で、
複雑な機能も機械的に、かつ、高密度に設計することが
できる。なお、第４図では領域３１の不純物導入はイオ
ン注入で行なわれたが、領域３０が不要の時は選択拡散
を用いることもできる。また、ｐ形基板に領域３０とそ
れを囲むｐ形領域１００を選択拡散しておき、その上に
Ｎ形領域２００をェピタキシャル成長し、その後、第４
図ｂ，ｃ，ｄ，ｅと同様な工程を経て、第６図に示すよ
うな構造を得ることができる。この場合、領域１００と
領域４０とによって領域２００が分離されて、領域３１
を形成することになる。基板から領域１００の拡散が表
面まで到達しない時は、領域３００としてェピタキシャ
ル層が残り負荷トランジスタＴＬをよりデプレッション
形にするので、領域１００の拡散時間または温度を制御
することによって負荷トランジスタの負荷電流を制御す
ることができる。また、この発明は、第７図の実施例に
示すように、Ｖ字型溝を有するトランジスタのみならず
、平面形のトランジスタについて適用可能である。

同図において、ドレィン領域３１はゲート電極６１，６
２とはソース領域あるいはベース領域で平面的に囲まれ
た部分のみで重なっているので帰還容量は第３図に示さ
れるのと同様に小さい。更に、上記の実施例はｎチャネ
ルについて示したが、ＰとＮとを入れ換えるのみで全く
同様にＰチャネルの場合も実施することができるし、負
荷はデブレツション形ＭＯＳトランジスタのみでなく、
ェンハンスメント形ＭＯＳトランジスタ、抵抗負荷等に
ついても実施可能であることは明らかである。この発明
によれば、以下のような優れた効果を得ることができる
。

【ィｉ 使用電圧に制限を与えることなく平面パターン
の微細化が可能である、【〇ー 従来よりもＩＣにおけ
る集積密度を高くすることができる、し一 帰還容量を
従来より小さくでき、ＩＣの各素子間の相互配線は第５
図に示すように交流的に接地されたユニットセル間をは
しわたしする如く延長したソース領域面の上で絶縁膜を
介して行なうことができるので、きれいな信号波形の伝
搬を達成できる、９ 前記し一で述べた構成であるから
、ユニットセル間に寄生ＭＯＳトランジスタが発生する
心配がなく、素子分離上好適な構成である。

■ 従来と同一寸法の素子で更に駆動電流の大きなトラ
ンジスタを用いることができる。

【図面の簡単な説明】

第１図は従来の半導体装置の横断面図、第２図はこの発
明の実施例の横断面図、第３図は第２図の実施例を応用
した論理回路の横断面図ａ、平面パターン図ｂ、及び等
価回路図ｃ、第４図は第３図に係る素子の製造工程図、
第５図はこの発明の素子を使用した応用例の平面パター
ン図ａ、及び等価回路ｂ、第６図及び第７図はこの発明
の実施例の変形例を示す横断面図である。 １０・・・・・・半導体基体、３，３０，３１・・・・
・・ドレィン領域、２，２０・・・・・・ソース領域、
４．４０・・・・・・チャネル領域、６，６０，６１，
６２・・・・・・ゲート電極、７，７０，７１，７２・
…・・ゲート絶縁膜。 第１図 第２図 第３図（ｏ） 第３図（ｂ） 第３図Ｃ 第４図（ｏ） 第４図（ｂ） 第４図（ｃ） 第４図（ｄ） 第４図（ｅ） 第５図（０） 第５図（ｂ） 第６図 第７図

Claims (1)

【特許請求の範囲】
1. １ 半導体基体の表面から一定の深さをもつて設けたド
   レイン領域と、前記半導体基体の表面に前記ドレイン領
   域と少なくとも一部オーバラツプするように設けたソー
   ス領域と、このソース領域に沿つてｐｎ接合を形成しか
   つ前記ドレイン領域とｐｎ接合を形成するように設けた
   チヤネル形成領域と、前記ソース領域及びドレイン領域
   間で電界を制御する複数のゲート電極と、前記ドレイン
   領域の前記半導体基体表面へ延在した部分へ設けた出力
   電極とからなるユニツトセルを複数個前記半導体基体に
   設け、前記ソース領域は前記ユニツトセル間をはしわた
   しする如く延在し、このはしわたししたソース領域上を
   絶縁膜を介して設けられた前記ゲート電極と接続された
   相互配線用薄膜を設けたことを特徴とする半導体装置。