JPH01180049A

JPH01180049A - 調停回路

Info

Publication number: JPH01180049A
Application number: JP181488A
Authority: JP
Inventors: Fumihiro Anpo; 安保　文博
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1988-01-09
Filing date: 1988-01-09
Publication date: 1989-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔１既　　要〕複数の処理要求を受け付けて処理すべき処理要求を決定
する調停回路に関し、優先順位の低い要求に対しても長時間時たされることな
く確実に応答し、また、要求の種類が増えた場合におい
ても緊急を要するサービスが長時間時たされることのな
いようにすることを目的とし、複数の処理要求を所定の優先順位に基づいて先着順に受
け付ける要求受付部と、該要求受付部で受け付けた処理
要求を記憶する受付要求記憶部と、前記処理要求毎に、
該処理要求が受け付けられたときの直前の処理要求を記
憶する直前受付要求記憶部と、処理が終了した直後の処
理要求を記憶する終了要求記憶部と、該終了要求記憶部
の内容と前記直前受付要求記憶部の各々の内容とを比較
し、内容が一致する直前受付要求記憶部に対応する処理
要求を次に処理すべきものとして決定する次処理決定部
とを有してなるように構成する。

〔産業上の利用分野〕

本発明は調停回路に関し、特に、複数の処理要求を受け
付けて処理すべき処理要求を決定する調停回路に関する
。

例えば、バスやメモリ等の、特定の装置の使用等に関し
て複数の装置からの使用要求がある場合、あるいは、複
数種類の処理の要求がある場合に、これらの複数の要求
の間で調停をとって、どの要求を先に認めるかを決定す
るために調停回路が用いられている。このような調停回
路としては、各要求に対して優先順位を設定しておき、
同時に複数の要求があった場合には、該優先順位に基づ
いて許可を与え、その他の場合は先着順に許可を与える
というものが一般的である。しかしながら、このような
調停回路においては、優先順位の高い要求の頻度が高い
場合には優先順位の低い要求が長時開時たされることに
なるため、優先順位の低い要求に対しても長時開時たさ
れることなく確実に応答するような調停回路が要望され
ていた。

〔従来の技術、および発明が解決しようとする課題〕

従来の最も一般的な調停回路は、各要求に対して優先順
位を設定しておき、同時に複数の要求があった場合には
、該優先順位に基づいて許可を与え、その他の場合は先
着順に許可を与えるというものである。しかしながら、
このような調停回路においては、優先順位の高い要求の
頻度が高い場合には優先順位の低い要求が長時開時たさ
れることになる。そのため、上記の各要求に対して設定
した優先順位を該要求に対する処理の終了毎に変えて行
く調停回路が考えられているが、この場合、要求の種類
が増えた場合に緊急を要するサービスが長時開時たされ
るという問題があった。

本発明は上記の問題点に鑑み、なされたもので、優先順
位の低い要求に対しても長時開時たされることなく確実
に応答し、また、要求の種類が増えた場合においても緊
急を要するサービスが長時開時たされることのない調停
回路を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。本図において、１
は要求受付部、２は受付要求記憶部、３１．３□、・・
・３１は直前受付要求記憶部、５は終了要求記憶部、そ
して６は次処理決定部である。

要求受付部１は、複数の処理要求ＲＱｎ、　ＲＱｎ。

・・・ＲＱｌｌを所定の優先順位に基づいて先着順に受
け付ける。受付要求記憶部２は、該要求受付部１で受け
付けた処理要求ＲＱｎを記憶する。直前受付要求記憶部
３１，３□、・・・３７は、前記処理要求ＲＱｎ、　Ｒ
Ｑｎ、・・・ＲＱｎ毎に、該処理要求が受け付けられた
ときの直前の処理要求ＲＱｎを記憶する。

終了要求記憶部５は、処理が終了した処理要求ＲＱｋを
記憶する。そして、次処理決定部６は、該終了要求記憶
部５の内容ＲＱｎと前記直前受付要求記憶部３１，３ｇ
、・・・３７の各々の内容とを比較し、内容が一致する
直前受付要求記憶部に対応する処理要求を次に処理すべ
きものとして決定する。

〔作　用〕

要求受付部１は複数の処理要求ＲＱ１．ＲＱ２．・・・
ＲＱｎを所定の優先順位に基づいて受け付けるが、受け
付けられた処理要求ＲＱｎが受付要求記憶部２に記憶さ
れると、直ちに次の処理要求を受け付けることができる
。該要求受付部１において、上記衣の処理要求ＲＱｎが
受け付けられると、先に受け付けられて受付要求記憶部
２に記憶されていた、直前の処理要求ＲＱｎは、後に受
け付けられた処理要求ＲＱｎに対応する直前受付要求記
憶部３、に該直前の処理要求ＲＱｎを記憶する。該要求
受付部１において、さらに引き続いて受け付けた処理要
求についても以下同様に順次受付要求記憶部２に記憶し
、その時まで該受付要求記憶部２に記憶されていた処理
要求ＲＱＸは、そのとき該受付要求記１１部２に記憶さ
れる処理要求ＲＱｙに対応する直前受付要求記憶部３ｙ
に記ｔａされる。

他方、処理中の処理要求ＲＱｋは処理中要求記憶部４に
記憶されているが、処理が終了すると終了要求記憶部５
に記憶される。このとき、次処理決定部６においては、
全ての処理要求ＲＱｎ、　ＲＱ２゜・・・ＲＱｎに対応
する直前受付要求記憶部３１，３□。

・・・３１の内容（記憶する処理要求）を該終了要求記
憶部５が記憶する処理要求ＲＱｋと比較する。

ここで、次処理決定部６は、上記の記憶する内容が該終
了要求記憶部５が記憶する処理要求ＲＱ。

と一致する直前受付要求記憶部３．に対応する処理要求
ＲＱ　ｔを次に処理すべきものとして決定する。前述の
直前受付要求記憶部３．３□、・・・３ｏの機能から明
らかなように、該決定された処理要求ＲＱ　Ｌ　は、要
求受付部１において、上記の処理が終了した処理要求Ｒ
Ｑｋの次に受け付けられたものである。

このように、本発明による調停回路においては、同時に
処理要求のあったものの間においては、所定の優先順位
に基づいて処理要求を受け付け、受け付けた処理要求は
処理の終了を待つことなく次々と記憶し、新たに受け付
けられた処理要求はその直前に受け付けられた処理要求
を記憶していることにより、該直前に受け付けられた処
理要求の処理が終了すると、次に処理すべきものと決定
される。

〔実施例〕

第２図は本発明による調停回路の概略構成を示すもので
ある。第２図において一点鎖線内は、本発明の実施例と
して、ダイナミックＲＡＭに対する、リフレッシュ要求
、メモリ・リード要求、およびメモリ・ライト要求の間
の調停を行う調停回路の構成であり、該調停回路の出力
、すなわち、リフレッシュ処理開始信号ＲＦ、メモリ・
リード処理開始信号ＲＥ、メモリ・ライト処理開始信号
ＷＲの何れかは、ダイナミック・メモリ制御信号発生回
路１００に印加され、目的のダイナミックＲＡＭにおい
て対応する処理が行なわれる。第２図の一点鎖線内にお
いて、１はアービタ、２はアクセス・レジスタ、３１，
３□、３．はウェイト・レジスタ、４１，４□、４３は
サービス・レジスタ、５は１冬了レジスタ、そして、６
１，６□、６３はサービス・コンパレータである。

アービタ１は第１図の要求受付部に、アクセス・レジス
タ２は第１図の受付要求記憶部に、ウェイト・レジスタ
３１，３□、３３は第１図の直前受付要求記憶部に、終
了レジスタ５は第１図の終了要求記憶部に、サービス・
コンパレータ６１，６□、６３は第１図の次処理決定部
に、それぞれ対応するものである。

アービタ１の構成例は第４図に示されている。

第４図の構成においては、前述の優先順位は、リフレッ
シュ要求、メモリ・リード要求、メモリ・ライト要求の
順に定められており、リフレッシュ要求信号は無条件に
そのまま受け付けられて該アービタ１の対応する端子よ
り出力される。メモリ・リード要求信号は、一方の入力
端子にリフレッシュ要求信号を反転して印加するＡＮＤ
回路１１の他方の入力端子に印加されるので、リフレッ
シュ要求信号と同時の場合は受け付けられないが、その
他の場合は受け付けられる。メモリ・ライト要求信号は
、上記リフレッシュ要求信号を反転したもの、およびメ
モリ・リード要求信号を反転したものと並列に３人力の
ＡＮＤ回路１２に印加されるので、これらリフレッシュ
要求およびメモリ・リード要求の何れとも同時でない時
にのみ受け付けられる。

アービタ１にて受け付けられた処理要求は、まず、アク
セス・レジスタ２に書き込まれるが、さらに、もし、そ
のとき処理中の処理要求が無ければ、経路４１，４２．
あるいは４３の何れかを経て、各々１ビツトからなるサ
ービス・レジスタ４□４□、４３の内、対応する１つを
セットする。サービス・レジスタ４１，４□、４３は各
処理要求毎に設けられた１ビツトのレジスタであって、
それぞれの有効な出力（“１”）が前述のリフレッシュ
処理開始信号ＲＦ、メモリ・リード処理開始信号ＲＥ、
メモリ・ライト処理開始信号ＷＲとなる。有効となった
がサービス・レジスタ４１，４□、４３の出力は対応す
る処理が終了することにより前記ダイナミック・メモリ
制御信号発生回路１００によりリセットされる。また、
図示しないが、有効となったサービス・レジスタの出力
は上記処理要求の発信元へ返信され、該発信元は、これ
により、自らの処理要求が受け付けられたことを認識し
てアービタ１に印加していた処理要求信号を停止する。

こうして、該アービタ１においては直ちに他の処理要求
が受け付は可能となる。（なお、第２図においては、処
理要求に対応する主要な信号線のみを示し、各レジスタ
の書き込み、およびリセットの制御信号線については図
示を省略している。）また、サービス・レジスタ４□４
２．　４３の各々の入力部にはセレクタ（図示省略）が
備えられ、サービス・コンパレータ６１，６ｔ、　ｈの
内の対応する１つの出力と、上記のアービタ１の出力の
内の対応する１つの何れかを選択して該サービス・レジ
スタ４３，４□、４３に印加するようにしている。上述
のように、処理中の処理要求が無いとき、すなわち、サ
ービス・レジスタ４１．４ｔ、　４３の何れの出力も有
効でないときにのみ、各セレクタは前記アービタ１の出
力を選択する。

アービタ１において何れかの処理要求を受け付けたとき
に先に受け付けられた別の処理要求が処理中であるとき
には、アービタ１の各処理要求に対応する３つの出力は
、それぞれ、該３つの処理要求毎に設けられたウェイト
・レジスタ３１，３□。

３３のそれぞれ対応するものの書き込みイネーブル端子
に印加される。ウェイト・レジスタ３．．３．。

３、各々のデータ入力端子には、前記アクセス・レジス
タ２の出力が印加されており、何れかの処理要求がアー
ビタ１において受け付けられるとアービタ１の該処理要
求に対応する出力が有効となり、該出力は、別の処理要
求が処理中であるときにのみ通過可能となる図示しない
ゲート回路を介して上記ウェイト・レジスタ３１，３□
、３．の対応するもの書き込みイネーブル端子に印加さ
れることにより、アクセス・レジスタ２の内容、すなわ
ち、直前に受け付けられた処理要求を示すデータが該対
応するウェイト・レジスタに書き込まれる。このとき、
該アクセス・レジスタ２には、上記の、アービタ１にお
いて新たに受け付けられた処理要求を示すデータが書き
込まれる。また、このとき、上記の図示しないゲート回
路の書き込みイネーブル端子に印加される有効な信号は
、上記のアービタ１において受け付けられた処理要求の
発信元にも返信され、これにより、該発信元は、アービ
タ１に印加していた処理要求信号を停止する。こうして
、該アービタ１においては直ちに他の処理要求が受け付
は可能となる。

ところで、処理中の処理要求の処理が終了すると、前述
のように対応するサービス・レジスタがリセットされる
が、その前に８亥サービス・レジスタの有効な出力は終
了レジスタ５に入力される。

終了レジスタ５は、各処理要求に対応する入力端子を有
して該サービス・レジスタ４１．４ｔ、　４３の出力を
直接入力するか、あるいは、各処理要求に対応する入力
端子を有するエンコーダ（図示せず）を介して、終了し
た処理要求を示すデータをセットする。

前記ウェイト・レジスタ３＋＋３ｇ、３．の各々に対応
してサービス・コンパレータ６．６□、６３が設けられ
ており、８亥ウエイト・レジスタ３３，３□、３３のそ
れぞれの出力は対応するサービス・コンパレータの一方
の入力部に印加される。そして、全てのサービス・コン
パレータ６０，６□、６．の他方の入力部には、前記終
了レジスタ５の出力が印加される。

こうして、処理要求の処理が終了する毎にウェイト・レ
ジスタ３□３ｔ、　３３に保持されていた内容が該終了
した処理要求と比較される。そして、一致する処理要求
を記憶していたウェイト・レジスタに対応するサービス
・コンパレータの出力が有効となって対応するサービス
・レジスタをセットし、対応する処理要求が開始される
。前述のように、ウェイト・レジスタ３１，３□、３．
の内容は、それぞれ、アービタ１において直前に受け付
けられた処理要求を示すものであるので、上記サービス
・コンパレータ６、．６２．６．の機能は、処理が終了
した処理要求の次に受け付けられた処理要求を判別して
次に処理すべき処理要求であると決定するものである。

なお、サービス・コンパレータ６１，６□。

６、の有効な出力はまた、対応するウェイト・レジスタ
３１，３□、３３に対してクリア信号として印加され、
こうして、処理が開始された処理要求に対応するウェイ
ト・レジスタに保持されていた内容は消去される。

第３図には、上述の第２図の構成の動作のタイミングの
１例が示されている。第３図においては、上から第２図
の調停回路（のアービタ１）に印加されるリフレッシュ
要求信号、メモリ・リード要求信号、そして、メモリ・
ライト要求信号が示され、次に、アクセス・レジスタ２
、ウェイト・レジスタ３．．３□、３３、そして、終了
レジスタ５の内容が、そして、リフレッシュ処理、メモ
リ・リード処理、およびメモリ・ライト処理、それぞれ
が処理中であることを示すビジー（ＢＵＺＹ）信号が示
されている。

第３図において、時刻ｔ１に、リフレッシュ要求信号が
アービタ１に印加されると、該リフレッシュ要求ＲＦが
アクセス・レジスタ２に書き込まれ、また、このとき、
処理中（ＢＵＺＹ状Ｂ）の処理が無いことにより、直ち
にサービス・レジスタ４゜がセットされ、リフレッシュ
処理が開始される。

次に時刻ｔ２において、メモリ・リード要求信号がアー
ビタ１に印加されるが、リフレッシュ処理が処理中であ
るので、アクセス・レジスタ２に保持されていた内容、
すなわち、直前に受け付けられた処理要求がリフレッシ
ュ要求であるという情ＩＲＦが、メモリ・リード要求に
対応するウェイト・レジスタ３ｚに書き込まれ、該メモ
リ・リード要求ＲＥがアクセス・レジスタ２に書き込ま
れる。

時刻ｔ、においてリフレッシュ処理が終了すると、該処
理が終了した処理要求ＲＦが終了レジスタ５に書き込ま
れ、該リフレッシュ要求ＲＦが保持されていたウェイト
・レジスタ３□に対応する処理要求、すなわち、メモリ
・リード要求の処理が開始される。

時刻ｔ４においては、リフレッシュ要求信号とメモリ・
リード要求信号とメモリ・ライト要求信号とが同時にア
ービタ１に印加される。これらの処理要求の内、優先順
位の最も高いのはりフレッシュ要求であるので該リフレ
ッシュ要求が受け付けられ、また、メモリ・リード処理
が処理中であるので、アクセス・レジスタ２の内容、メ
モリ・リード要求ＲＥが、該受け付けられたリフレッシ
ュ要求に対応するウェイト・レジスタ３１　に書き込ま
れ、該リフレッシュ要求ＲＦがアクセス・レジスタ２に
書き込まれる。該リフレッシュ要求に対応するウェイト
・レジスタ３１への書き込みによって前述のように、ア
ービタ１において該リフレッシュ要求の信号の印加が停
止されるので、該アービタ１に印加されていた、次に優
先順位の高い処理要求、メモリ・リード要求に対応する
ウェイト・レジスタ３□に、アクセス・レジスタ２に保
持されていた内容、すなわち、直前に受け付けられた処
理要求、リフレッシュ要求ＲＦが書き込まれ、該メモリ
・リード要求ＲＥはアクセス・レジスタ２に書き込まれ
る。さらに、該メモリ・リード要求に対応するウェイト
・レジスタ３□への書き込みによって前述のように、ア
ービタ１において該メモリ・リード要求の信号の印加が
停止されるので、該アービタ１に印加されていた、最も
優先順位の低い処理要求、メモリ・ライト要求に対応す
るウェイト・レジスタ３．に、アクセス・レジスタ２に
保持されていた内容、すなわち、直前に受け付けられた
処理要求、メモリ・リード要求ＲＥが書き込まれ、該メ
モリ・ライト要求ＷＲはアクセス・レジスタ２に書き込
まれる。そして、上記と同様に、アービタ１に印加され
ていたメモリ・ライト要求信号が停止される。

時刻ｔ、においてメモリ・リード要求の処理が終了する
と、該処理が終了したメモリ・リード要求ＲＥが終了レ
ジスタ５に書き込まれ、該メモリ・リード要求ＲＥを記
憶していたウェイト・レジスタ３Ｉに対応する処理要求
、リフレッシュ要求の処理が開始される。

時刻ｔ６においてリフレッシュ要求の処理が終了すると
、該リフレッシュ要求ＲＦは終了レジスタ５に書き込ま
れ、該処理が終了した処理要求、リフレッシュ要求ＲＦ
を記憶していたウェイト・レジスタ３ｔに対応する処理
要求、メモリ・リード要求の処理が開始される。

時刻ｔ７においてメモリ・リード要求の処理が終了する
と、該メモリ・リード要求ＲＥは終了レジスタ５に書き
込まれ、該処理が終了した処理要求、メモリ・リード要
求ＲＥを記憶していたウェイレレジスタ３３に対応する
処理要求、メモリ・ライト要求の処理が開始される。

そして、時刻ｔｅにおいてメモリ・ライト要求の処理が
終了すると、該メモリ・ライト要求ＷＲが終了レジスタ
５に書き込まれる。このとき、これ以後に処理要求該受
け付けられていないことにより、ウェイト・レジスタ３
．３□、３３は全てクリアされており、何れのサービス
・コンパレータ６Ｉ。

６ｚ、　６．の出力も有効にはならず、処理を開始させ
る信号は出力されない。

このように、第２図の構成によれば、処理要求は所定の
優先順位に基づいて受け付けられ、また、該受け付けは
、先に受け付けられた。処理要求の処理を待つことなく
、次々と行われ、該受け付けの順に処理は実行される。

したがって、優先順位は変更しないので要求の種類が増
えた場合においても緊急を要するサービスが長時開時た
されることがなく、また、優先順位の低い要求に対して
も長時開時たされることなく確実に応答する。

さらに、第１図および第２図の構成の調停回路は、例え
ば、共通バスを用いてＤ　Ｍ　Ａ転送を行う複数の装置
の間で該共通バスの使用に関して調停を行う場合にも適
用できる。

〔発明の効果〕

本発明の調停回路によれば、優先順位の低い要求に対し
ても長時開時たされることなく確実に応答し、また、要
求の種類が増えた場合においても緊急を要するサービス
が長時開時たされることがない。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の実施例の概略構成図、第３図は第２図
の構成のタイミング図、そして第４図は第２図のアービ
タ１の構成図である。〔符号の説明〕１・・・要求受付部（アービタ）、２・・・受付要求記憶部（アクセス・レジスタ）、３・
・・直前受付要求記憶部、３３，３□、３３・・・ウェイト・レジスタ、４５，４
□、４３・・・サービス・レジスタ、５・・・終了要求
記憶部（終了レジスタ）、６・・・次処理決定部、飴、６□、６３・・・サービス・コンパレータ。第２図のアービタ１の構成図第４図

Claims

【特許請求の範囲】１、複数の処理要求（ＲＱ＿１、ＲＱ＿２、・・・ＲＱ
＿ｎ）を所定の優先順位に基づいて先着順に受け付ける
要求受付部（１）と、該要求受付部（１）で受け付けた処理要求を記憶する受
付要求記憶部（２）と、前記複数の処理要求（ＲＱ＿１、ＲＱ＿２、・・・ＲＱ
＿ｎ）毎に、該処理要求が受け付けられたときの直前の
処理要求を記憶する直前受付要求記憶部（３＿１、３＿
２、・・・３＿ｎ）と、処理が終了した直後の処理要求を記憶する終了要求記憶
部（５）と、該終了要求記憶部（５）の内容と前記直前受付要求記憶
部（３＿１、３＿２、・・・３＿ｎ）の各々の内容とを
比較し、内容が一致する直前受付要求記憶部に対応する
処理要求を次に処理すべきものとして決定する次処理決
定部（６）とを有してなることを特徴とする調停回路。２、処理中の処理要求を記憶するサービス・レジスタ（
４＿１、４＿２、４＿３）を有し、前記処理要求が受け
付けられたときに処理中の処理要求がないときは、新た
に受け付けられた処理要求を次に処理すべきものとして
決定する特許請求の範囲第１項記載の調停回路。