JPH0330175B2 - - Google Patents
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- JPH0330175B2 JPH0330175B2 JP56097140A JP9714081A JPH0330175B2 JP H0330175 B2 JPH0330175 B2 JP H0330175B2 JP 56097140 A JP56097140 A JP 56097140A JP 9714081 A JP9714081 A JP 9714081A JP H0330175 B2 JPH0330175 B2 JP H0330175B2
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- Japan
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- bus
- memory
- port
- bank
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
本発明は、ベクトル・プロセツサのような大量
のデータを毎サイクルに処理可能な情報処理装置
におけるメモリ・アクセス制御装置に関し、特に
複数のメモリ・ユニツトに対して複数のアクセス
要求を並列的に処理することができるメモリ・シ
ステムにおいて、並列処理の速度を向上させるう
えで障害となるアクセス要求の競合（Conflict）
を一層効率的に処理するための改善された機構に
関するものである。 ベクトル・プロセツサには、メモリをアクセス
するための複数のポートが設けられている。これ
らの複数のポートから同時の複数のメモリ・アク
セス要求を出した場合、従来は一般のコンピユー
タと同様にプライオリテイ回路によつて１つのポ
ートだけを選択してそのメモリ・アクセスを許可
するようにしていた。しかし、ベクトル・プロセ
ツサでは、パイプライン制御により多数のデータ
について並列的な高速演算処理がなされるので、
メモリ・アクセスも並列処理されることが望まし
い。このため、複数のポートから同時にメモリを
起動できる構造のものも提案された。第１図は、
そのような従来例を説明するためのブロツク図で
ある。 第１図において、メモリ・アクセス制御ユニツ
ト１は、ベクトル・ユニツト２、スカラー・ユニ
ツト３、チヤネル、プロセツサ４からの４つのメ
モリ・アクセス要求について、４つのメモリ・ユ
ニツト
のデータを毎サイクルに処理可能な情報処理装置
におけるメモリ・アクセス制御装置に関し、特に
複数のメモリ・ユニツトに対して複数のアクセス
要求を並列的に処理することができるメモリ・シ
ステムにおいて、並列処理の速度を向上させるう
えで障害となるアクセス要求の競合（Conflict）
を一層効率的に処理するための改善された機構に
関するものである。 ベクトル・プロセツサには、メモリをアクセス
するための複数のポートが設けられている。これ
らの複数のポートから同時の複数のメモリ・アク
セス要求を出した場合、従来は一般のコンピユー
タと同様にプライオリテイ回路によつて１つのポ
ートだけを選択してそのメモリ・アクセスを許可
するようにしていた。しかし、ベクトル・プロセ
ツサでは、パイプライン制御により多数のデータ
について並列的な高速演算処理がなされるので、
メモリ・アクセスも並列処理されることが望まし
い。このため、複数のポートから同時にメモリを
起動できる構造のものも提案された。第１図は、
そのような従来例を説明するためのブロツク図で
ある。 第１図において、メモリ・アクセス制御ユニツ
ト１は、ベクトル・ユニツト２、スカラー・ユニ
ツト３、チヤネル、プロセツサ４からの４つのメ
モリ・アクセス要求について、４つのメモリ・ユ
ニツト
〔０〕５，〔１〕６，〔２〕７，〔３〕８を
接続するための、優先すなわちプライオリテイの
処理とバス選択とを行なう回路９をもつている。
アクセス制御装置１はまた、ベクトル・ユニツト
２、スカラー・ユニツト３、チヤネル・プロセツ
サ４からのメモリ要求アドレスおよびコントロー
ル信号を受け入れるポートＡ１０、ポートＢ１
１、ポートＣ１２、ポートＤ１３と、メモリ・ユ
ニツト
接続するための、優先すなわちプライオリテイの
処理とバス選択とを行なう回路９をもつている。
アクセス制御装置１はまた、ベクトル・ユニツト
２、スカラー・ユニツト３、チヤネル・プロセツ
サ４からのメモリ要求アドレスおよびコントロー
ル信号を受け入れるポートＡ１０、ポートＢ１
１、ポートＣ１２、ポートＤ１３と、メモリ・ユ
ニツト
〔０〕５，〔１〕６，〔２〕７，〔３〕８へ
のアドレス・バス１４，１５，１６，１７、にそ
れぞれ接続された出力バツフアレジスタ１８，１
９，２０，２１とをそなえている。 各アドレス・バス１４〜１７には、１サイクル
の間に１つのメモリ要求アドレスが送られる。ま
た各メモリ・ユニツトは、複数のバンクによるイ
ンターリーブ構成をとつている。ここで、あるポ
ートがメモリ・アクセス要求を出した場合にその
アクセスが禁止される条件の主なものは、 イ アクセスすべきアドレスが属するバンクがビ
ジ（動作中）状態にあること。 ロ メモリ・ユニツトへのアドレス・バスが他の
ポートからのアクセス要求と競合使用となるこ
と、 の２つである。 各アドレス・バス上にメモリ要求アドレスが存
在している時間は１サイクル期間であるから、次
のサイクルにはそのバスは空き状態となり得る
が、アクセスされたメモリ・バンクの動作が完了
するまでに更にいくつかのサイクル期間が必要と
されるので、その間、バンクはビジ状態となり使
用できない。また、そのアドレス・バスが他のプ
ライオリテイの高いポートからのアクセス要求と
競合した場合、いいかえると、メモリ・ユニツト
のレベルで競合した場合には、たとえバンクのレ
ベルでは互いが競合せず、しかも自身がアクセス
しようとするバンクはビジ状態にないとしても、
アクセス要求は許可されない。 本発明は、上述した点を考慮して、同一メモ
リ・ユニツトに対して競合するアクセス要求があ
つたとき、高位のプライオリテイをもつポートの
アクセス要求アドレスが含まれるバンクがビジ状
態であつたならば、そこでバスを専有したまま待
機状態に入ることをせず、代りに低位のプライオ
リテイをもつポートのアクセス要求であつてもそ
れがビジ状態にないバンクに対するものであれ
ば、そのアクセス要求を許可するように改善し
て、アドレス・バスの利用効率を高めることを目
的としており、そのための構成として、本発明
は、独立にアクセス可能な複数のメモリ・バンク
を有する複数のメモリ・ユニツトをそなえ、前記
各メモリ・ユニツト毎に当該メモリ・ユニツト内
のメモリ・バンクに対して共通のアクセス・バス
を有するデータ処理システムにおいて、１つのア
クセス源から複数のメモリ・ユニツトに対して発
信される複数のアクセス要求を制御するため、上
記複数のアクセス要求のアドレスを受け入れる異
なるプライオリテイをもつ複数のポートと、前記
複数のポートからの複数のアクセス要求のアドレ
スを前記ポートのプライオリテイその他の制御情
報にしたがつて選択して並列的に前記複数のメモ
リ・ユニツトへのバスを供給するプライオリテイ
およびバス選択回路と、前記メモリ・バンクが動
作中であることを示す情報を保有して前記複数の
ポートからのアクセス要求がバンク・ビジとなる
か否かをチエツクし、その結果の情報により前記
プライオリテイおよびバス選択回路を制御するビ
ジ・チエツク回路と、前記複数のポートのアクセ
ス要求アドレスが前記メモリ・ユニツトに対する
アドレス・バスにおいて競合するか否かをチエツ
クしてその結果の情報により前記プライオリテイ
およびバス選択回路を制御するバス競合チエツク
回路とをそなえ、前記１つのアクセス源が同時に
同一のメモリ・ユニツトへ複数のアクセス要求を
行なつたとき、プライオリテイの高いポートのア
クセス要求がバンク・ビジであつても、プライオ
リテイの低いポートのアクセス要求でバンク・ビ
ジでないものがあれば選択することを特徴とする
メモリ・アクセス制御装置を提供するものであ
る。 第２図は、本発明の実施例を説明するためのブ
ロツク図である。図において、第１図のシステム
と共通の構成要素には同一の参照番号が付されて
いる。 各ポート〔Ａ〕１０，〔Ｂ〕１１，〔Ｃ〕１２，
〔Ｄ〕１３には、それぞれ、ベクトル・ユニツト
２、スカラー・ユニツト３、チヤネル・プロセツ
サ４からのメモリ・アクセス要求があつたアドレ
スおよび制御フラグ（OPコード等）が設定され
る。各ポートに設定されるアドレスの上位２ビツ
トはメモリ・ユニツト・アドレスであり、次の３
ビツトはバンク選択アドレスである。そして残り
の下位ビツトはバンク内アドレスである。 各ポートのアドレスのうち上位５ビツト、すな
わちメモリ・ユニツト・アドレスおよびバンク選
択アドレスがビジ・チエツク回路２２に入力さ
れ、また上位２ビツトのメモリ・ユニツト・アド
レスはさらにバス競合チエツク回路２３に入力さ
れ、そこでバンクのビジ状態の有無とアドレス・
バスの競合の有無とがチエツクされる。チエツク
された結果は、プライオリテイおよびバス選択回
路２４に入力される。バス競合およびバンク・ビ
ジがなければ、ポート内のアドレスは、その対応
するメモリ・ユニツトに向うアドレス・バス１４
〜１７にのせられるよう、プライオリテイおよび
バス選択回路２４によつて適当なレジスタ１８〜
２１に設定され、そしてメモリへのアクセス起動
が行なわれる。 ビジ・チエツク回路２２は、アクセスすべきア
ドレスを含むバンクがビジでないアクセス要求ポ
ートを示す信号をプライオリテイおよびバス選択
回路２４に送り、そのポートのアクセス要求につ
いてメモリ・アクセスを許可させる。しかし、バ
ンク・ビジではないがバス競合が起きている場合
には、プライオリテイの高いポートがアクセスを
起動するように選択される。高位のプライオリテ
イをもつアクセス要求がバンク・ビジであれば、
ビジ・チエツク回路２２はそのポートをバス選択
回路２４に指示しないので、回路２４は低位のプ
ライオリテイをもつアクセス要求ポートの中でバ
ンク・ビジのないものを選択することになる。更
にそれらの中のバスの競合は、バス競合チエツク
回路２３によつて回路２４に指示される。 第３図は、第２図に示すビジ・チエツク回路の
概略構成を説明するための図で、第４図はその一
部分についての回路構成例を示す。ビジ・チエツ
ク回路２２は、全メモリ・ユニツトについて各バ
ンク毎にそのビジ状態の表示を保持する多数のラ
ツチ２５をそなえている。第３図は、メモリのユ
ニツト数４、バンク数８の場合について32個のラ
ツチの内容を例示したものである。第４図は、特
にメモリ・ユニツト
のアドレス・バス１４，１５，１６，１７、にそ
れぞれ接続された出力バツフアレジスタ１８，１
９，２０，２１とをそなえている。 各アドレス・バス１４〜１７には、１サイクル
の間に１つのメモリ要求アドレスが送られる。ま
た各メモリ・ユニツトは、複数のバンクによるイ
ンターリーブ構成をとつている。ここで、あるポ
ートがメモリ・アクセス要求を出した場合にその
アクセスが禁止される条件の主なものは、 イ アクセスすべきアドレスが属するバンクがビ
ジ（動作中）状態にあること。 ロ メモリ・ユニツトへのアドレス・バスが他の
ポートからのアクセス要求と競合使用となるこ
と、 の２つである。 各アドレス・バス上にメモリ要求アドレスが存
在している時間は１サイクル期間であるから、次
のサイクルにはそのバスは空き状態となり得る
が、アクセスされたメモリ・バンクの動作が完了
するまでに更にいくつかのサイクル期間が必要と
されるので、その間、バンクはビジ状態となり使
用できない。また、そのアドレス・バスが他のプ
ライオリテイの高いポートからのアクセス要求と
競合した場合、いいかえると、メモリ・ユニツト
のレベルで競合した場合には、たとえバンクのレ
ベルでは互いが競合せず、しかも自身がアクセス
しようとするバンクはビジ状態にないとしても、
アクセス要求は許可されない。 本発明は、上述した点を考慮して、同一メモ
リ・ユニツトに対して競合するアクセス要求があ
つたとき、高位のプライオリテイをもつポートの
アクセス要求アドレスが含まれるバンクがビジ状
態であつたならば、そこでバスを専有したまま待
機状態に入ることをせず、代りに低位のプライオ
リテイをもつポートのアクセス要求であつてもそ
れがビジ状態にないバンクに対するものであれ
ば、そのアクセス要求を許可するように改善し
て、アドレス・バスの利用効率を高めることを目
的としており、そのための構成として、本発明
は、独立にアクセス可能な複数のメモリ・バンク
を有する複数のメモリ・ユニツトをそなえ、前記
各メモリ・ユニツト毎に当該メモリ・ユニツト内
のメモリ・バンクに対して共通のアクセス・バス
を有するデータ処理システムにおいて、１つのア
クセス源から複数のメモリ・ユニツトに対して発
信される複数のアクセス要求を制御するため、上
記複数のアクセス要求のアドレスを受け入れる異
なるプライオリテイをもつ複数のポートと、前記
複数のポートからの複数のアクセス要求のアドレ
スを前記ポートのプライオリテイその他の制御情
報にしたがつて選択して並列的に前記複数のメモ
リ・ユニツトへのバスを供給するプライオリテイ
およびバス選択回路と、前記メモリ・バンクが動
作中であることを示す情報を保有して前記複数の
ポートからのアクセス要求がバンク・ビジとなる
か否かをチエツクし、その結果の情報により前記
プライオリテイおよびバス選択回路を制御するビ
ジ・チエツク回路と、前記複数のポートのアクセ
ス要求アドレスが前記メモリ・ユニツトに対する
アドレス・バスにおいて競合するか否かをチエツ
クしてその結果の情報により前記プライオリテイ
およびバス選択回路を制御するバス競合チエツク
回路とをそなえ、前記１つのアクセス源が同時に
同一のメモリ・ユニツトへ複数のアクセス要求を
行なつたとき、プライオリテイの高いポートのア
クセス要求がバンク・ビジであつても、プライオ
リテイの低いポートのアクセス要求でバンク・ビ
ジでないものがあれば選択することを特徴とする
メモリ・アクセス制御装置を提供するものであ
る。 第２図は、本発明の実施例を説明するためのブ
ロツク図である。図において、第１図のシステム
と共通の構成要素には同一の参照番号が付されて
いる。 各ポート〔Ａ〕１０，〔Ｂ〕１１，〔Ｃ〕１２，
〔Ｄ〕１３には、それぞれ、ベクトル・ユニツト
２、スカラー・ユニツト３、チヤネル・プロセツ
サ４からのメモリ・アクセス要求があつたアドレ
スおよび制御フラグ（OPコード等）が設定され
る。各ポートに設定されるアドレスの上位２ビツ
トはメモリ・ユニツト・アドレスであり、次の３
ビツトはバンク選択アドレスである。そして残り
の下位ビツトはバンク内アドレスである。 各ポートのアドレスのうち上位５ビツト、すな
わちメモリ・ユニツト・アドレスおよびバンク選
択アドレスがビジ・チエツク回路２２に入力さ
れ、また上位２ビツトのメモリ・ユニツト・アド
レスはさらにバス競合チエツク回路２３に入力さ
れ、そこでバンクのビジ状態の有無とアドレス・
バスの競合の有無とがチエツクされる。チエツク
された結果は、プライオリテイおよびバス選択回
路２４に入力される。バス競合およびバンク・ビ
ジがなければ、ポート内のアドレスは、その対応
するメモリ・ユニツトに向うアドレス・バス１４
〜１７にのせられるよう、プライオリテイおよび
バス選択回路２４によつて適当なレジスタ１８〜
２１に設定され、そしてメモリへのアクセス起動
が行なわれる。 ビジ・チエツク回路２２は、アクセスすべきア
ドレスを含むバンクがビジでないアクセス要求ポ
ートを示す信号をプライオリテイおよびバス選択
回路２４に送り、そのポートのアクセス要求につ
いてメモリ・アクセスを許可させる。しかし、バ
ンク・ビジではないがバス競合が起きている場合
には、プライオリテイの高いポートがアクセスを
起動するように選択される。高位のプライオリテ
イをもつアクセス要求がバンク・ビジであれば、
ビジ・チエツク回路２２はそのポートをバス選択
回路２４に指示しないので、回路２４は低位のプ
ライオリテイをもつアクセス要求ポートの中でバ
ンク・ビジのないものを選択することになる。更
にそれらの中のバスの競合は、バス競合チエツク
回路２３によつて回路２４に指示される。 第３図は、第２図に示すビジ・チエツク回路の
概略構成を説明するための図で、第４図はその一
部分についての回路構成例を示す。ビジ・チエツ
ク回路２２は、全メモリ・ユニツトについて各バ
ンク毎にそのビジ状態の表示を保持する多数のラ
ツチ２５をそなえている。第３図は、メモリのユ
ニツト数４、バンク数８の場合について32個のラ
ツチの内容を例示したものである。第４図は、特
にメモリ・ユニツト
〔０〕のバンク＃０と、メモ
リ・ユニツト〔３〕のバンク＃７とについて、バ
ンクのビジ状態を表示するラツチ２５と、ビジ状
態読み出しのための６入力の論理ゲート２６、お
よび全体に共通の32入力のORゲート２７を示
す。 各ラツチ２５は、そのバンクに対するアクセス
起動信号によつてセツトされ、データの読み出し
または書き込みの動作終了によるアクセス終了信
号によつてリセツトされる。各バンク毎に、ポー
トＡ〜Ｄからのアクセス要求アドレスのうち上位
２ビツトのメモリ・ユニツト・アドレスおよび次
位３ビツトのバンク選択アドレスをそれぞれ受け
入れて各バンクに対応する特有の入力アドレスに
応答するデコーダの機能をもつた４つの４入力論
理ゲート２６が設けられている。全ユニツト、全
バンクの論理ゲート２６の６入力端子のうち５入
力端子は、ポートＡ〜Ｄからの上位５ビツトのア
ドレスについて、ポート系列で共通に接続され
る。各バンクの４つの論理ゲート２６の各残りの
１入力端子は、各バンクのラツチのＱ出力に共通
に接続される。ラツチがリセツト状態のときＱ出
力は“０”となり、そのバンクにアクセス要求を
したポートの論理ゲートからORゲートに信号
“１”を出力する。あるバンクがビジ状態にある
とき、そのバンクに属するラツチ２５のＱ出力は
“１”となり、論理ゲート２６に印加される。も
しもそのとき、ポートＡ〜Ｄのいずれかがそのバ
ンクに対してアクセス要求をもつていたとしても
論理ゲート２６は禁止されているので出力は
“０”である。ORゲート２７は各ポートに対応
して設けられ、各バンクの同じポート系列の論理
ゲート２６の出力をすべてOR入力としてまとめ
て受け入れる。 各ポートに対応するORゲート２７の出力ビジ
は、そのポートのアクセス要求がバンク・ビジに
遭遇しなかつた場合にだけ“１”となる。 第５図は、第２図のバス競合チエツク回路２３
の構成例を示す。回路２３は、ポートＡ〜Ｄのア
クセス要求アドレスの上位２ビツトからなるメモ
リ・ユニツト・アドレスについて 4C2の６通りの
一致比較を行なうため、６つの比較器２８からな
つている。アドレス・バスに競合アクセスが生じ
るとき、すなわち同一メモリ・ユニツトに対して
各ポートから重複するアクセス要求があつた場合
に、それらのメモリ・ユニツト・アドレスは一致
するので、対応する比較器から“１”出力を生じ
る。 第６図は、第２図のプライオリテイおよびバス
選択回路２３の中のプライオリテイ回路について
の構成例を示す。便宜上ポートのプライオリテイ
は、Ａ＞Ｂ＞Ｃ＞Ｄとしてある。この回路は、第
５図の比較器出力に接続された入力をもつゲート
２９〜３２からなる。ゲート２９は、最高位プラ
イオリテイをもつポートＡに対するものであり、
この場合は無条件でポートＡからのアクセス要求
が許可される。ゲート３０は、ポートＢに対する
ものである。この場合は、ポートＢのアクセスが
ビジでない事を前提にして、以下の条件でポート
Ｂのアクセス要求が許可される。 ●第５図の信号で＝の時 ●Ａ＝ＢであつてもポートＡビジである時、 同様に第６図のポートＣのアクセス要求許可
は、３１−１，３１−２，３１−３のゲートで指
される論理となり、自分よりも高いプライオリテ
イの要求が同一MSUになければ、またあつても
そのポートのアクセスするバンクがビジであれば
ポートＣのアクセス許可が与えられる。ポートＤ
のアクセスも同様になるため説明を省略する。 この様に、プライオリテイが低いポートのアク
セスがプライオリテイの高いポートのアクセスと
MSUで競合した場合に、一方的にアクセス不許
可になるのではなく、相手のポートがバンク・ビ
ジで許可されなければ、プライオリテイの低いポ
ートのアクセスを許可することによつて、性能の
向上が期待出来る。また、本実施例では、ポート
ＡからポートＤに固定したプライオリテイ付けを
行なつたが、慣用技術にしたがつてプライオリテ
イ付けを可変にしてもよいことは勿論である。 プライオリテイおよびバス選択回路２４の残り
の部分は、以上述べたところのビジ・チエツク、
バス競合チエツク、プライオリテイの処理によつ
てアクセス要求を許可されたポートからのアドレ
スを、対応する適当なレジスタ１８〜２１に転送
するための周知のスイツチ回路からなつている。
データ・バスについても図には示さないが、通常
行なわれている方法を用いて切換えがなされる。 以上説明した回路は、いずれも１つの具体例を
示したものに過ぎず、多くの細部の変形が可能で
ある。たとえば、ビジ・チエツク回路２２は、バ
ンク・ビジのポートのみを指示するように設計す
ることもできる。従来のメモリ・ユニツトのレベ
ルでのビジに基づくアクセス制御を、メモリ・バ
ンクのレベルでのビジに基づいてアクセス制御を
行なうように改良したことにより、メモリ・アク
セスの効率を向上させた本発明の効果は大きなも
のである。
リ・ユニツト〔３〕のバンク＃７とについて、バ
ンクのビジ状態を表示するラツチ２５と、ビジ状
態読み出しのための６入力の論理ゲート２６、お
よび全体に共通の32入力のORゲート２７を示
す。 各ラツチ２５は、そのバンクに対するアクセス
起動信号によつてセツトされ、データの読み出し
または書き込みの動作終了によるアクセス終了信
号によつてリセツトされる。各バンク毎に、ポー
トＡ〜Ｄからのアクセス要求アドレスのうち上位
２ビツトのメモリ・ユニツト・アドレスおよび次
位３ビツトのバンク選択アドレスをそれぞれ受け
入れて各バンクに対応する特有の入力アドレスに
応答するデコーダの機能をもつた４つの４入力論
理ゲート２６が設けられている。全ユニツト、全
バンクの論理ゲート２６の６入力端子のうち５入
力端子は、ポートＡ〜Ｄからの上位５ビツトのア
ドレスについて、ポート系列で共通に接続され
る。各バンクの４つの論理ゲート２６の各残りの
１入力端子は、各バンクのラツチのＱ出力に共通
に接続される。ラツチがリセツト状態のときＱ出
力は“０”となり、そのバンクにアクセス要求を
したポートの論理ゲートからORゲートに信号
“１”を出力する。あるバンクがビジ状態にある
とき、そのバンクに属するラツチ２５のＱ出力は
“１”となり、論理ゲート２６に印加される。も
しもそのとき、ポートＡ〜Ｄのいずれかがそのバ
ンクに対してアクセス要求をもつていたとしても
論理ゲート２６は禁止されているので出力は
“０”である。ORゲート２７は各ポートに対応
して設けられ、各バンクの同じポート系列の論理
ゲート２６の出力をすべてOR入力としてまとめ
て受け入れる。 各ポートに対応するORゲート２７の出力ビジ
は、そのポートのアクセス要求がバンク・ビジに
遭遇しなかつた場合にだけ“１”となる。 第５図は、第２図のバス競合チエツク回路２３
の構成例を示す。回路２３は、ポートＡ〜Ｄのア
クセス要求アドレスの上位２ビツトからなるメモ
リ・ユニツト・アドレスについて 4C2の６通りの
一致比較を行なうため、６つの比較器２８からな
つている。アドレス・バスに競合アクセスが生じ
るとき、すなわち同一メモリ・ユニツトに対して
各ポートから重複するアクセス要求があつた場合
に、それらのメモリ・ユニツト・アドレスは一致
するので、対応する比較器から“１”出力を生じ
る。 第６図は、第２図のプライオリテイおよびバス
選択回路２３の中のプライオリテイ回路について
の構成例を示す。便宜上ポートのプライオリテイ
は、Ａ＞Ｂ＞Ｃ＞Ｄとしてある。この回路は、第
５図の比較器出力に接続された入力をもつゲート
２９〜３２からなる。ゲート２９は、最高位プラ
イオリテイをもつポートＡに対するものであり、
この場合は無条件でポートＡからのアクセス要求
が許可される。ゲート３０は、ポートＢに対する
ものである。この場合は、ポートＢのアクセスが
ビジでない事を前提にして、以下の条件でポート
Ｂのアクセス要求が許可される。 ●第５図の信号で＝の時 ●Ａ＝ＢであつてもポートＡビジである時、 同様に第６図のポートＣのアクセス要求許可
は、３１−１，３１−２，３１−３のゲートで指
される論理となり、自分よりも高いプライオリテ
イの要求が同一MSUになければ、またあつても
そのポートのアクセスするバンクがビジであれば
ポートＣのアクセス許可が与えられる。ポートＤ
のアクセスも同様になるため説明を省略する。 この様に、プライオリテイが低いポートのアク
セスがプライオリテイの高いポートのアクセスと
MSUで競合した場合に、一方的にアクセス不許
可になるのではなく、相手のポートがバンク・ビ
ジで許可されなければ、プライオリテイの低いポ
ートのアクセスを許可することによつて、性能の
向上が期待出来る。また、本実施例では、ポート
ＡからポートＤに固定したプライオリテイ付けを
行なつたが、慣用技術にしたがつてプライオリテ
イ付けを可変にしてもよいことは勿論である。 プライオリテイおよびバス選択回路２４の残り
の部分は、以上述べたところのビジ・チエツク、
バス競合チエツク、プライオリテイの処理によつ
てアクセス要求を許可されたポートからのアドレ
スを、対応する適当なレジスタ１８〜２１に転送
するための周知のスイツチ回路からなつている。
データ・バスについても図には示さないが、通常
行なわれている方法を用いて切換えがなされる。 以上説明した回路は、いずれも１つの具体例を
示したものに過ぎず、多くの細部の変形が可能で
ある。たとえば、ビジ・チエツク回路２２は、バ
ンク・ビジのポートのみを指示するように設計す
ることもできる。従来のメモリ・ユニツトのレベ
ルでのビジに基づくアクセス制御を、メモリ・バ
ンクのレベルでのビジに基づいてアクセス制御を
行なうように改良したことにより、メモリ・アク
セスの効率を向上させた本発明の効果は大きなも
のである。
第１図は従来のメモリ・アクセス制御装置のブ
ロツク図、第２図は本発明のメモリ・アクセス制
御装置の１実施例のブロツク図、第３図および第
４図は第２図のビジ・チエツク回路の構成例、第
５図は第２図のバス競合チエツク回路の構成例、
第６図は第２図のプライオリテイおよびバス選択
回路の一部の回路構成例を示す。 図中、１′は本発明のメモリ・アクセス制御装
置、２ないし４はメモリ・アクセス源、５ないし
８はメモリ・ユニツト、９はプライオリテイおよ
びバス選択回路、１０ないし１３……ポート、１
４ないし１７……バス、１８ないし２１……レジ
スタ、２２……ビジ・チエツク回路、２３……バ
ス競合チエツク回路、２４……プライオリテイお
よびバス選択回路、２５……バンク・ビジを表示
するラツチ、２６……論理ゲート、２７……OR
ゲート、２８……比較器、２９〜３２……ゲート
を表わす。
ロツク図、第２図は本発明のメモリ・アクセス制
御装置の１実施例のブロツク図、第３図および第
４図は第２図のビジ・チエツク回路の構成例、第
５図は第２図のバス競合チエツク回路の構成例、
第６図は第２図のプライオリテイおよびバス選択
回路の一部の回路構成例を示す。 図中、１′は本発明のメモリ・アクセス制御装
置、２ないし４はメモリ・アクセス源、５ないし
８はメモリ・ユニツト、９はプライオリテイおよ
びバス選択回路、１０ないし１３……ポート、１
４ないし１７……バス、１８ないし２１……レジ
スタ、２２……ビジ・チエツク回路、２３……バ
ス競合チエツク回路、２４……プライオリテイお
よびバス選択回路、２５……バンク・ビジを表示
するラツチ、２６……論理ゲート、２７……OR
ゲート、２８……比較器、２９〜３２……ゲート
を表わす。
Claims (1)
- １ 独立にアクセス可能な複数のメモリ・バンク
を有する複数のメモリ・ユニツトをそなえ、前記
各メモリ・ユニツト毎に当該メモリ・ユニツト内
のメモリ・バンクに対して共通のアクセス・バス
を有するデータ処理システムにおいて、１つのア
クセス源から複数のメモリ・ユニツトに対して発
信される複数のアクセス要求を制御するため、上
記複数のアクセス要求のアドレスを受け入れる異
なるプライオリテイをもつ複数のポートと、前記
複数のポートからの複数のアクセス要求のアドレ
スを前記ポートのプライオリテイその他の制御情
報にしたがつて選択して並列的に前記複数のメモ
リ・ユニツトへのバスに供給するプライオリテイ
およびバス選択回路と、前記メモリ・バンクが動
作中であることを示す情報を保有して前記複数の
ポートからのアクセス要求がバンク・ビジとなる
か否かをチエツクし、その結果の情報により前記
プライオリテイおよびバス選択回路を制御するビ
ジ・チエツク回路と、前記複数のポートのアクセ
ス要求アドレスが前記メモリ・ユニツトに対する
アドレス・バスにおいて競合するか否かをチエツ
クしてその結果の情報により前記プライオリテイ
およびバス選択回路を制御するバス競合チエツク
回路とをそなえ、前記１つのアクセス源が同時に
同一のメモリ・ユニツトへ複数のアクセス要求を
行なつたとき、プライオリテイの高いポートのア
クセス要求がバンク・ビジであつても、プライオ
リテイの低いポートのアクセス要求でバンク・ビ
ジでないものがあれば選択することを特徴とする
メモリ・アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097140A JPS57211659A (en) | 1981-06-23 | 1981-06-23 | Memory access controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097140A JPS57211659A (en) | 1981-06-23 | 1981-06-23 | Memory access controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211659A JPS57211659A (en) | 1982-12-25 |
| JPH0330175B2 true JPH0330175B2 (ja) | 1991-04-26 |
Family
ID=14184258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097140A Granted JPS57211659A (en) | 1981-06-23 | 1981-06-23 | Memory access controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211659A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146344A (ja) * | 1984-01-10 | 1985-08-02 | Mitsubishi Electric Corp | 優先順位決定装置 |
| JPH0719221B2 (ja) * | 1988-12-27 | 1995-03-06 | 日本電気株式会社 | 記憶制御方式 |
| JPH02245858A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | データ転送制御装置 |
| JPH03238539A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | メモリアクセス制御装置 |
| JP4726187B2 (ja) * | 2004-11-29 | 2011-07-20 | キヤノン株式会社 | 半導体集積回路 |
-
1981
- 1981-06-23 JP JP56097140A patent/JPS57211659A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211659A (en) | 1982-12-25 |
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