JPH01180472A - 半導体集積回路装置のラッチアップ耐量の測定方法及び測定装置 - Google Patents
半導体集積回路装置のラッチアップ耐量の測定方法及び測定装置Info
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- JPH01180472A JPH01180472A JP63196741A JP19674188A JPH01180472A JP H01180472 A JPH01180472 A JP H01180472A JP 63196741 A JP63196741 A JP 63196741A JP 19674188 A JP19674188 A JP 19674188A JP H01180472 A JPH01180472 A JP H01180472A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置のラッチアンプ耐量の測
定方法及び測定装置に関し、特に相補形集積回路装置（
以下Ｃ−ＭＯＳ Ｉ Ｃという。）のラッチアップ耐量
の測定の改良に関するものである。
定方法及び測定装置に関し、特に相補形集積回路装置（
以下Ｃ−ＭＯＳ Ｉ Ｃという。）のラッチアップ耐量
の測定の改良に関するものである。
従来、Ｃ−ＭＯＳ Ｉ Ｃの良否を選別判定するには、
観測者がオシロスコープ等を用いて、基準Ｃ−ＭＯ３Ｉ
Ｃの電圧−電流特性を比較されるべき個々のＣ−ＭＯ
Ｓ Ｉ Ｃのそれとの間で比較して、あるいは実際の機
能試験を行なうなどして行われていた。しかしこの選別
判定はあくまで製品としての大まかな良否判定であって
良と判断されたものの劣化のし易さや、寿命を予測する
ことを目的とするものでないことは明らかである。また
従来より行われていたＣ−ＭＯＳ Ｉ Ｃの良否判別は
、通常行われているものであり、これよりも−歩進んで
更に良と判断されたものの中から劣化し易いものや、寿
命の短いものを選別判断することは行われていないのが
実状である。
観測者がオシロスコープ等を用いて、基準Ｃ−ＭＯ３Ｉ
Ｃの電圧−電流特性を比較されるべき個々のＣ−ＭＯ
Ｓ Ｉ Ｃのそれとの間で比較して、あるいは実際の機
能試験を行なうなどして行われていた。しかしこの選別
判定はあくまで製品としての大まかな良否判定であって
良と判断されたものの劣化のし易さや、寿命を予測する
ことを目的とするものでないことは明らかである。また
従来より行われていたＣ−ＭＯＳ Ｉ Ｃの良否判別は
、通常行われているものであり、これよりも−歩進んで
更に良と判断されたものの中から劣化し易いものや、寿
命の短いものを選別判断することは行われていないのが
実状である。
またＣ−ＭＯＳ Ｉ Ｃはその入出力回路端においてＣ
−ＭＯＳＩＣの回路の構成上、寄生トランジスタができ
、その組み合わせによってあたかもサイリスタ回路が構
成されたような状態になるため、入出力回路端子に電源
電圧より高い電圧あるいは外来雑音が加わるとサイリス
タ回路がターンオンし、電源から接地端子に異常電流が
電源を切るまで流れ続ける。それがラッチアップ耐量の
劣化となってＣ−ＭＯＳＩＣを破壊し、あるいは劣化さ
せる。このランチアップ耐量については、Ｃ−ＭＯＳＩ
Ｃの入出力保護ダイオードの耐圧・寄生トランジスタの
耐圧および直流増幅率に依存することが明らかになって
いる。
−ＭＯＳＩＣの回路の構成上、寄生トランジスタができ
、その組み合わせによってあたかもサイリスタ回路が構
成されたような状態になるため、入出力回路端子に電源
電圧より高い電圧あるいは外来雑音が加わるとサイリス
タ回路がターンオンし、電源から接地端子に異常電流が
電源を切るまで流れ続ける。それがラッチアップ耐量の
劣化となってＣ−ＭＯＳＩＣを破壊し、あるいは劣化さ
せる。このランチアップ耐量については、Ｃ−ＭＯＳＩ
Ｃの入出力保護ダイオードの耐圧・寄生トランジスタの
耐圧および直流増幅率に依存することが明らかになって
いる。
このようなラッチアップはＣ−ＭＯＳ Ｉ Ｃの固有の
現象でありながら、ラッチアップ耐量を測定することは
従来行われておらず、この点からすれば従来より行われ
ている良否選別判断は不十分であって本質的な技術課題
とは言えず、真に社会的要求に合致したものとは言えな
い。これはＣ−Ｍ ０３ＩＣの信頼性を向上させる
には通常の選別判断で良と選別判断されたものであって
も、後に特性劣化を生じ易いものを予め除去することに
よって初めてその要求を満たすことができるからである
。
現象でありながら、ラッチアップ耐量を測定することは
従来行われておらず、この点からすれば従来より行われ
ている良否選別判断は不十分であって本質的な技術課題
とは言えず、真に社会的要求に合致したものとは言えな
い。これはＣ−Ｍ ０３ＩＣの信頼性を向上させる
には通常の選別判断で良と選別判断されたものであって
も、後に特性劣化を生じ易いものを予め除去することに
よって初めてその要求を満たすことができるからである
。
そこで、従来から特開昭５６−４４８６６号公報に示さ
れるように、Ｃ−ＭＯＳ Ｉ Ｃの信頼性の目安となる
ラフチア、ツブ耐量を迅速かつ容易に、しかも非破壊的
に求めることができるようにしたＣ−ＭＯＳＩＣのラッ
チアップ耐量自動測定装置があった。
れるように、Ｃ−ＭＯＳ Ｉ Ｃの信頼性の目安となる
ラフチア、ツブ耐量を迅速かつ容易に、しかも非破壊的
に求めることができるようにしたＣ−ＭＯＳＩＣのラッ
チアップ耐量自動測定装置があった。
第１図はこの装置のブロック構成を示し、図において、
２１はパルス発生部、２２はその出力パルスを計数する
パルス計数部、２３はコンデンサ、２４．２５はダイオ
ードであり、上記パルス発生部２１よりの出力パルスは
これらの回路装置を介して正パルスとしてパルス変化手
段なる階段パルス発生部２９に入力される。この階段パ
ルス発生部２９はコンデンサ２６．２７、トランジスタ
２８．３０並びに抵抗２０．４１．４２よりなり、トラ
ンジスタ２８のコレクタ、エミッタを電源十Ｖ、−Ｖに
接続しである。容Ｉｔ Ｃｚ ｈを有するコンデンサ２
６と容量ＣＺＶを有するコンデンサ２７との関係はＣア
、 Ｃ２７である。
２１はパルス発生部、２２はその出力パルスを計数する
パルス計数部、２３はコンデンサ、２４．２５はダイオ
ードであり、上記パルス発生部２１よりの出力パルスは
これらの回路装置を介して正パルスとしてパルス変化手
段なる階段パルス発生部２９に入力される。この階段パ
ルス発生部２９はコンデンサ２６．２７、トランジスタ
２８．３０並びに抵抗２０．４１．４２よりなり、トラ
ンジスタ２８のコレクタ、エミッタを電源十Ｖ、−Ｖに
接続しである。容Ｉｔ Ｃｚ ｈを有するコンデンサ２
６と容量ＣＺＶを有するコンデンサ２７との関係はＣア
、 Ｃ２７である。
また３１は階段状パルスを被測定物なるＣ−ＭＯＳＩＣ
３２へ順次切り換え入力するための切換選択部、３３は
Ｃ−ＭＯＳ ＩＣ３２の出力端子と接地との間に接続さ
れた抵抗、３５は比較器でＣ−ＭＯＳＩＣ３２の出力電
圧と基準電源３４の基準電圧とを比較し、Ｃ−ＭＯＳ
Ｉ Ｃ３２の出力電圧が大の時、出力電圧を得るもので
ある。３６はフリップフロップ構成の電圧保持部、３７
は電源電圧切換部、３８．３９はこの回路のリセット用
スイッチである。
３２へ順次切り換え入力するための切換選択部、３３は
Ｃ−ＭＯＳ ＩＣ３２の出力端子と接地との間に接続さ
れた抵抗、３５は比較器でＣ−ＭＯＳＩＣ３２の出力電
圧と基準電源３４の基準電圧とを比較し、Ｃ−ＭＯＳ
Ｉ Ｃ３２の出力電圧が大の時、出力電圧を得るもので
ある。３６はフリップフロップ構成の電圧保持部、３７
は電源電圧切換部、３８．３９はこの回路のリセット用
スイッチである。
次に動作について説明する。
このような構成の回路では、先ずパルス発生部２１より
出力されたパルスは、コンデンサ２３゜ダイオード２４
．２５を介して階段パルス発生部２９に入り、ここで階
段状パルスに変換され、正の階段状パルスとして切換選
択部３１に印加される。′このときの発生電圧は、コン
デンサ２６の両端にコンデンサ容量（ＣＺ ） 、パル
ス電流（Ｉ Ｐ） 。
出力されたパルスは、コンデンサ２３゜ダイオード２４
．２５を介して階段パルス発生部２９に入り、ここで階
段状パルスに変換され、正の階段状パルスとして切換選
択部３１に印加される。′このときの発生電圧は、コン
デンサ２６の両端にコンデンサ容量（ＣＺ ） 、パル
ス電流（Ｉ Ｐ） 。
パルス幅（ｔｗ）に対応した電圧Ｖｏ（Ｖ。＝Ｉｐ−ｔ
ｗ１０ｘ ）である。この電圧はコンデンサ２６、と２
７の容量がＣａｂ ｃｚｔとしであるので、次のパル
スが与えられるまではほぼ一定に保たれ、次のパルスが
印加すると■。たけ増加し、それをエミッタホロワの入
力インピーダンス（トランジスタ２８）を通して取り出
すことによって階段状の電圧を得ている。
ｗ１０ｘ ）である。この電圧はコンデンサ２６、と２
７の容量がＣａｂ ｃｚｔとしであるので、次のパル
スが与えられるまではほぼ一定に保たれ、次のパルスが
印加すると■。たけ増加し、それをエミッタホロワの入
力インピーダンス（トランジスタ２８）を通して取り出
すことによって階段状の電圧を得ている。
被測定物のＣ−ＭＯＳＩＣ３２の入力端子にあるレベル
を越す階段状パルス電圧が印加されたとき、Ｃ−ＭＯＳ
Ｉ Ｃ３２の電源■、。と接地間に異常電流が流れる
。この異常電流は抵抗３３によって電圧に変換され、比
較器３５で、予め定めておいたラッチアップ耐量および
ラッチアップ範囲を示す基準電源３４の電圧と比較され
る。その異常電圧が基準電圧より大きいと比較器３５よ
り電圧出力し、それがフリップフロップ構成の電圧保持
部３６に印加され、一定状態に保持される。その電圧保
持部３６の出力は、電源電圧切換部３７および放電用ト
ランジスタ３０．パルス発生部２１に印加され、Ｃ−Ｍ
ＯＳ Ｉ Ｃ３２の電源電圧、コンデンサ３７の両端電
圧を零にし、同時にパルス発生部２１を停止させる。
を越す階段状パルス電圧が印加されたとき、Ｃ−ＭＯＳ
Ｉ Ｃ３２の電源■、。と接地間に異常電流が流れる
。この異常電流は抵抗３３によって電圧に変換され、比
較器３５で、予め定めておいたラッチアップ耐量および
ラッチアップ範囲を示す基準電源３４の電圧と比較され
る。その異常電圧が基準電圧より大きいと比較器３５よ
り電圧出力し、それがフリップフロップ構成の電圧保持
部３６に印加され、一定状態に保持される。その電圧保
持部３６の出力は、電源電圧切換部３７および放電用ト
ランジスタ３０．パルス発生部２１に印加され、Ｃ−Ｍ
ＯＳ Ｉ Ｃ３２の電源電圧、コンデンサ３７の両端電
圧を零にし、同時にパルス発生部２１を停止させる。
このようにして、比較器３５に出力電圧が出力されるま
でのパルス印加回数（ｎ）を計数部２２で計数すればそ
のときのラッチアップ耐量はｎ×ｖ０として求められる
。そして次のＣ−ＭＯＳＩＣの測定開始はリセットスイ
ッチ３８．３９で電圧保持部３６をリセットすることに
より行われる。
でのパルス印加回数（ｎ）を計数部２２で計数すればそ
のときのラッチアップ耐量はｎ×ｖ０として求められる
。そして次のＣ−ＭＯＳＩＣの測定開始はリセットスイ
ッチ３８．３９で電圧保持部３６をリセットすることに
より行われる。
上述のように計数部２２によって読み取ったラッチアッ
プを、既知のラッチアップ耐量と、雑音耐量、ラッチア
ップ耐量と、信頬性との関係に対応付ければ、直ちに複
数のＣ−ＭＯＳ Ｉ Ｃから劣化し易いものと劣化しに
くいものとを識別することができ、−歩進んだ良否選別
が可能となる。
プを、既知のラッチアップ耐量と、雑音耐量、ラッチア
ップ耐量と、信頬性との関係に対応付ければ、直ちに複
数のＣ−ＭＯＳ Ｉ Ｃから劣化し易いものと劣化しに
くいものとを識別することができ、−歩進んだ良否選別
が可能となる。
ところが、上記従来の測定装置では上記ラッチアップの
トリガーとなる電気エネルギーを発生する回路は工、ミ
ッタホロワ、切換変換回路等から構成されており、内部
抵抗を有するものであり、このため被測定素子の回路構
成、例えば被測定素子の持つインピーダンスの違いによ
り、被測定素子が受ける電気エネルギーの量が違ってく
ることとなり、異なる種類の素子についてはその測定耐
量を比較することができないという問題点があった。
トリガーとなる電気エネルギーを発生する回路は工、ミ
ッタホロワ、切換変換回路等から構成されており、内部
抵抗を有するものであり、このため被測定素子の回路構
成、例えば被測定素子の持つインピーダンスの違いによ
り、被測定素子が受ける電気エネルギーの量が違ってく
ることとなり、異なる種類の素子についてはその測定耐
量を比較することができないという問題点があった。
本願発明は上記のような問題点に鑑みてなされたもので
、ラッチアップのトリガーとなる電気エネルギーを予め
コンデンサに充電し、この充電エネルギーを被測定装置
に印加するようにすることにより、被測定装置にはその
特性によっては影響されることなく一定のエネルギー（
Ｑ＝ＣＶに相当）が与えられることとなって、測定耐量
の比較を異なる種類の素子についても行なうことができ
る半導体集積回路装置のラッチアップ耐量の測定方法及
び測定装置を得ることを目的とする。
、ラッチアップのトリガーとなる電気エネルギーを予め
コンデンサに充電し、この充電エネルギーを被測定装置
に印加するようにすることにより、被測定装置にはその
特性によっては影響されることなく一定のエネルギー（
Ｑ＝ＣＶに相当）が与えられることとなって、測定耐量
の比較を異なる種類の素子についても行なうことができ
る半導体集積回路装置のラッチアップ耐量の測定方法及
び測定装置を得ることを目的とする。
以下、本願発明の一実施例を図について説明する。
第２図は本願発明の一実施例によるＣ−ＭＯＳＩｃのラ
ッチアンプ耐量の測定方法及び測定装置を説明するため
の回路構成図であり、図において、１は被測定素子、２
．３はそれぞれ被測定素子１の電源端子、及び接地端子
、４は該被測定素子ｌの入力または出力端子、５は被測
定素子１の動作電源、７は該動作電源５からの電流を測
定する電流計、９はラッチアップのトリガーとなる電気
エネルギーを蓄積するためのコンデンサ、１０は該コン
デンサ９の充放電切換用のスイッチ、１１は充電用正電
源、１２は充電用負電源、１３はコンデンサ９の充電極
性を切り換えるための極性切換用のスイッチである。
ッチアンプ耐量の測定方法及び測定装置を説明するため
の回路構成図であり、図において、１は被測定素子、２
．３はそれぞれ被測定素子１の電源端子、及び接地端子
、４は該被測定素子ｌの入力または出力端子、５は被測
定素子１の動作電源、７は該動作電源５からの電流を測
定する電流計、９はラッチアップのトリガーとなる電気
エネルギーを蓄積するためのコンデンサ、１０は該コン
デンサ９の充放電切換用のスイッチ、１１は充電用正電
源、１２は充電用負電源、１３はコンデンサ９の充電極
性を切り換えるための極性切換用のスイッチである。
次に動作について説明する。
スイッチ１０及び１３を図示の状態に保持すると、コン
デンサ９は充電用正電源１１によって正極性に充電され
る。被測定素子１には動作電源５から動作電圧を供給し
、更に必要ならば図示しないクロック回路からクロック
を与えるなどして、被測定素子１を動作状態に保持して
おく。この状態でスイッチ１０を切り換えてコンデンサ
９の充電正電荷を被測定素子１の入力または出力端子４
に印加する。その後電源電流計７によって電源電流が増
加していないかどうかを調べる。電源電流に増加がなけ
れば、コンデンサ９の充電電圧を上昇して、上記操作を
繰り返す。そして電源電流に増加が認められコンデンサ
による電圧印加が停止した後も電源電流が増加したまま
となった時のコンデンサ充電電圧をラッチアップ開始電
圧とする。
デンサ９は充電用正電源１１によって正極性に充電され
る。被測定素子１には動作電源５から動作電圧を供給し
、更に必要ならば図示しないクロック回路からクロック
を与えるなどして、被測定素子１を動作状態に保持して
おく。この状態でスイッチ１０を切り換えてコンデンサ
９の充電正電荷を被測定素子１の入力または出力端子４
に印加する。その後電源電流計７によって電源電流が増
加していないかどうかを調べる。電源電流に増加がなけ
れば、コンデンサ９の充電電圧を上昇して、上記操作を
繰り返す。そして電源電流に増加が認められコンデンサ
による電圧印加が停止した後も電源電流が増加したまま
となった時のコンデンサ充電電圧をラッチアップ開始電
圧とする。
以上上記コンデンサ９に正電荷を充電する、つまり被測
定素子の入力または出力端子に電流を流入する場合につ
いて説明したが、上記入力または出力端子から電流を流
出させる状態で測定するときには、スイッチ１３を切り
換えてコンデンサ９を負極性に充電するようにすればよ
い。・このように本実施例では、動作状態のＣ−ＭＯＳ
ＩＣの動作電流値に変化が生ずるまで、コンデンサ９の
充電電圧の上昇と、該充電電圧のＣ−ＭＯＳＩＣへの印
加とを繰り返し行い、その後測定用の電圧印加を停止し
た状態においても上記動作電流が変化したままとなった
時のコンデンサの充電電圧をラッチアップ耐量として測
定するようにしたので、被測定素子の持つ特性に影響さ
れることなくう゛ツチアップ耐量の測定が可能となり、
異なる種類の素子について測定耐量の比較をすることが
できる。
定素子の入力または出力端子に電流を流入する場合につ
いて説明したが、上記入力または出力端子から電流を流
出させる状態で測定するときには、スイッチ１３を切り
換えてコンデンサ９を負極性に充電するようにすればよ
い。・このように本実施例では、動作状態のＣ−ＭＯＳ
ＩＣの動作電流値に変化が生ずるまで、コンデンサ９の
充電電圧の上昇と、該充電電圧のＣ−ＭＯＳＩＣへの印
加とを繰り返し行い、その後測定用の電圧印加を停止し
た状態においても上記動作電流が変化したままとなった
時のコンデンサの充電電圧をラッチアップ耐量として測
定するようにしたので、被測定素子の持つ特性に影響さ
れることなくう゛ツチアップ耐量の測定が可能となり、
異なる種類の素子について測定耐量の比較をすることが
できる。
なお上記実施例では、ラッチアップのトリガーを被測定
素子１の入力あるいは出力端子４に印加する場合につい
て説明したが、トリガーの印加端子は電源端子であって
もよい。
素子１の入力あるいは出力端子４に印加する場合につい
て説明したが、トリガーの印加端子は電源端子であって
もよい。
第３図はこのような場合のラッチアップ測定回路の構成
を示し、コンデンサ９の充電電圧が被測定素子の電源端
子２へ印加されるようになっている点以外は上記第２図
に示すものと同様であり、その測定操作も全く同様であ
る。
を示し、コンデンサ９の充電電圧が被測定素子の電源端
子２へ印加されるようになっている点以外は上記第２図
に示すものと同様であり、その測定操作も全く同様であ
る。
以上のように本願発明に係る半導体集積回路装置のラッ
チアップ耐量の測定方法及び測定装置によれば、ラッチ
アップのトリガーとなる電気エネルギーを予めコンデン
サに充電し、この充電エネルギーを被測定装置に印加す
るようにしたので、被測定素子にはその特性によっては
影響されることなく一定のエネルギー（Ｑ＝ＣＶに相当
）が与えられることとなり、このため測定結果であるラ
ッチアップ耐量の比較を異なる種類の素子についても行
なうことができる効果がある。
チアップ耐量の測定方法及び測定装置によれば、ラッチ
アップのトリガーとなる電気エネルギーを予めコンデン
サに充電し、この充電エネルギーを被測定装置に印加す
るようにしたので、被測定素子にはその特性によっては
影響されることなく一定のエネルギー（Ｑ＝ＣＶに相当
）が与えられることとなり、このため測定結果であるラ
ッチアップ耐量の比較を異なる種類の素子についても行
なうことができる効果がある。
第１図は従来のＣ−ＭＯＳ Ｉ Ｃのラッチアップ耐量
の測定方法を示す回路構成図、第２図は本願発明の一実
施例によるＣ−ＭＯＳ Ｉ Ｇのランチアップ耐量の測
定方法及び測定装置を説明するための回路構成図、第３
図は本願発明の他の実施例によるＣ−ＭＯＳ Ｉ Ｃの
ラッチアップ耐量の測定方法及び測定装置を説明するた
めの回路構成図である。 １・・・被測定素子、２・・・電源端子、３・・・接地
端子、４・・・入力または出力端子、５・・・動作電源
、７・・・電源電流計、９・・・コンデンサ、１０・・
・充放電切換用スイッチ、１１．１２・・・充電用圧、
負電源。 なお、図中同一符号は同−又は相当部分を示す。
の測定方法を示す回路構成図、第２図は本願発明の一実
施例によるＣ−ＭＯＳ Ｉ Ｇのランチアップ耐量の測
定方法及び測定装置を説明するための回路構成図、第３
図は本願発明の他の実施例によるＣ−ＭＯＳ Ｉ Ｃの
ラッチアップ耐量の測定方法及び測定装置を説明するた
めの回路構成図である。 １・・・被測定素子、２・・・電源端子、３・・・接地
端子、４・・・入力または出力端子、５・・・動作電源
、７・・・電源電流計、９・・・コンデンサ、１０・・
・充放電切換用スイッチ、１１．１２・・・充電用圧、
負電源。 なお、図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）被測定装置である半導体集積回路装置を動作状態
に保持し、ラッチアップを発生させてラッチアップ耐量
を測定する方法において、 上記被測定装置のラッチアップの発生は、 コンデンサに該被測定装置のラッチアップのトリガーと
なる測定用の電気エネルギーを蓄積し、この電気エネル
ギーを該装置の電源、入力あるいは出力端子に印加して
行なうことを特徴とする半導体集積回路装置のラッチア
ップ耐量の測定方法。 - （２）被測定装置である半導体集積回路装置を動作状態
に保持し、外部操作によりラッチアップを発生させてこ
れに対するラッチアップ耐量を測定するための装置にお
いて、 電気エネルギーを蓄積するためのコンデンサを備え、 該コンデンサに充電された電気エネルギーを上記被測定
装置に印加することによりラッチアップの発生を行なう
ようにしたことを特徴とする半導体集積回路装置のラッ
チアップ耐量の測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196741A JPH01180472A (ja) | 1988-08-05 | 1988-08-05 | 半導体集積回路装置のラッチアップ耐量の測定方法及び測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196741A JPH01180472A (ja) | 1988-08-05 | 1988-08-05 | 半導体集積回路装置のラッチアップ耐量の測定方法及び測定装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049544A Division JPS57163876A (en) | 1981-03-31 | 1981-03-31 | Measuring method for latch-up dielectric strength of complementary mos integrated-circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180472A true JPH01180472A (ja) | 1989-07-18 |
Family
ID=16362831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196741A Pending JPH01180472A (ja) | 1988-08-05 | 1988-08-05 | 半導体集積回路装置のラッチアップ耐量の測定方法及び測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180472A (ja) |
-
1988
- 1988-08-05 JP JP63196741A patent/JPH01180472A/ja active Pending
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