JPH01180626A - 優先順位分解器 - Google Patents
優先順位分解器Info
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- JPH01180626A JPH01180626A JP63005294A JP529488A JPH01180626A JP H01180626 A JPH01180626 A JP H01180626A JP 63005294 A JP63005294 A JP 63005294A JP 529488 A JP529488 A JP 529488A JP H01180626 A JPH01180626 A JP H01180626A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- bit
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数ビットの入力のうち最も、優先順位が高い
ビット以外のすべての“１”を取除く優先順位分解器に
関するものである。
ビット以外のすべての“１”を取除く優先順位分解器に
関するものである。
上述の如き優先順位分解器は例えば８ビットの入力が（
０００１１０１０）である場合、最も上位のビットの“
ｌ”を残して他を“０”とした（０００１００００）を
出力として得るような処理をするものである。
０００１１０１０）である場合、最も上位のビットの“
ｌ”を残して他を“０”とした（０００１００００）を
出力として得るような処理をするものである。
つまり入力データのうち“１”が立っている最上位ビッ
トのみを有効とし、他の“ｌ”が立っているビットを“
０”に書き換える回路である。
トのみを有効とし、他の“ｌ”が立っているビットを“
０”に書き換える回路である。
第４図は従来のｎビットの優先順位分解器を示す回路図
である。ｎビットの入力Ｘ Ｒ−１＋ Ｘ ｎ−１＋ｘ
ｎ−３＋ ｘｌｌ−４１・・・ＷｌｌＸＯはｎ−１個の
論理和回路’Ｉ ｎ−２＋ ｙｆｉ−３，ｙｆｉ−４＋
・・・Ｙ ＋ ＋ Ｙ ｏ及び排他的論理和回路Ｗ１１
−２． ｗ、、−３，ｗ、−４，”・Ｗ ｌ＋ ｗＱに
よってｎビットの出力ｚｎ−１＋ ｎ−２＋Ｚｎ−３
＋Ｚｎ−４＋””ｌ１ｚ（１に変換される。入力データ
Ｘ ｎ−２ｒ Ｘ ＊−１＋ Ｘ １１−１ ”’ＸＩ
＋Ｘｌ）は論理和回路’Ｊ Ｒ−！＋ ）ｌ Ｒ−３１
３’ ｎ−ａｈ ”’ ）’ Ｉｎｙｏの各１入力とな
っており、最上位の入力データｘ７−１は論理和回路ｙ
７−２及び排他的論理和回路ｚ７−２の他入力となって
いる。また論理和回路’Ｉ ｎ−２＋ ３’ ｎ−３＋
）ｌ ｎ−４＋・・・Ｙ＋、’ｉｏの出力は夫々排他
的論理和回路ｗ、ｔ、 Ｗｆｉ−＝、 Ｗ、−４，・・
・Ｗ、、Ｗｏの１入力となっており、またｙｏを除く他
の論理和回路）’ ＋ｓ−２＋ ’／ １％−：ＩＩ
＞’ Ｔｌ−４１・・・ｙｌの出力は下位ピッ１例の論
理和回路）’ ｎ−３＋ ’／ Ｉ’ｌ−４＋・・・Ｖ
＋、Ｙｏ夫々の他入力、及び排他的論理和回路Ｗ。−：
ｌ＋Ｗｎ−４＋・・・Ｗｌ。
である。ｎビットの入力Ｘ Ｒ−１＋ Ｘ ｎ−１＋ｘ
ｎ−３＋ ｘｌｌ−４１・・・ＷｌｌＸＯはｎ−１個の
論理和回路’Ｉ ｎ−２＋ ｙｆｉ−３，ｙｆｉ−４＋
・・・Ｙ ＋ ＋ Ｙ ｏ及び排他的論理和回路Ｗ１１
−２． ｗ、、−３，ｗ、−４，”・Ｗ ｌ＋ ｗＱに
よってｎビットの出力ｚｎ−１＋ ｎ−２＋Ｚｎ−３
＋Ｚｎ−４＋””ｌ１ｚ（１に変換される。入力データ
Ｘ ｎ−２ｒ Ｘ ＊−１＋ Ｘ １１−１ ”’ＸＩ
＋Ｘｌ）は論理和回路’Ｊ Ｒ−！＋ ）ｌ Ｒ−３１
３’ ｎ−ａｈ ”’ ）’ Ｉｎｙｏの各１入力とな
っており、最上位の入力データｘ７−１は論理和回路ｙ
７−２及び排他的論理和回路ｚ７−２の他入力となって
いる。また論理和回路’Ｉ ｎ−２＋ ３’ ｎ−３＋
）ｌ ｎ−４＋・・・Ｙ＋、’ｉｏの出力は夫々排他
的論理和回路ｗ、ｔ、 Ｗｆｉ−＝、 Ｗ、−４，・・
・Ｗ、、Ｗｏの１入力となっており、またｙｏを除く他
の論理和回路）’ ＋ｓ−２＋ ’／ １％−：ＩＩ
＞’ Ｔｌ−４１・・・ｙｌの出力は下位ピッ１例の論
理和回路）’ ｎ−３＋ ’／ Ｉ’ｌ−４＋・・・Ｖ
＋、Ｙｏ夫々の他入力、及び排他的論理和回路Ｗ。−：
ｌ＋Ｗｎ−４＋・・・Ｗｌ。
Ｗ０夫々の他入力となっている。そして排他的論理和回
路ＷＲ−２，Ｗｌｌ−３，Ｗ６−４．・・・Ｗｌ、ＷＱ
の各出力をこの優先順位分解器出力Ｚ ｒ＋−２＋ Ｚ
ｎ−ｆｆ＋ Ｚ ｎ−４＋・・・ＺＩ＋Ｚ＋１として
いる。また最上位の入力データＸｎ−１はそのまま出力
データＺ？ｌ−１としている。
路ＷＲ−２，Ｗｌｌ−３，Ｗ６−４．・・・Ｗｌ、ＷＱ
の各出力をこの優先順位分解器出力Ｚ ｒ＋−２＋ Ｚ
ｎ−ｆｆ＋ Ｚ ｎ−４＋・・・ＺＩ＋Ｚ＋１として
いる。また最上位の入力データＸｎ−１はそのまま出力
データＺ？ｌ−１としている。
斯かる構成によれば論理和回路）’ ｎ−２＋ ）Ｉ
１１−１＋ ｙｌｌ−４１・・・）’＋＋３’ｏを経た
データは最上位の“１”以下のビットが総て“１″とな
ったデータとなる。つまり入力データが（０００１１０
１０）であると（０００１１１１１）となる。次に排他
的論理和回路ｗ、−ｇ、 ｗ、−３，Ｗｆｉ−４゜・・
・Ｗ、、Ｗｏを経ると“０”及び“１”が入力される回
路出力のみが“１”となるから、最上位の“１”のビッ
トのみを残し、他は“０”となる。従って（０００１０
０００）が出力として得られるのである。
１１−１＋ ｙｌｌ−４１・・・）’＋＋３’ｏを経た
データは最上位の“１”以下のビットが総て“１″とな
ったデータとなる。つまり入力データが（０００１１０
１０）であると（０００１１１１１）となる。次に排他
的論理和回路ｗ、−ｇ、 ｗ、−３，Ｗｆｉ−４゜・・
・Ｗ、、Ｗｏを経ると“０”及び“１”が入力される回
路出力のみが“１”となるから、最上位の“１”のビッ
トのみを残し、他は“０”となる。従って（０００１０
０００）が出力として得られるのである。
以上の如き従来の優先順位分解器においては論理和回路
ｙ。−２＋ ）’ ｎ−３＋ ）’ ｎ−４＋・・・ｙ
Ｉ、ｙｏによる信号の伝播が生じるために動作速度が遅
くビット数の増加に伴い上位ビットと下位ビットとの動
作速度差が大きくなるという難点があった。
ｙ。−２＋ ）’ ｎ−３＋ ）’ ｎ−４＋・・・ｙ
Ｉ、ｙｏによる信号の伝播が生じるために動作速度が遅
くビット数の増加に伴い上位ビットと下位ビットとの動
作速度差が大きくなるという難点があった。
本発明は相隣する複数ビット群中に“１”がある場合に
はこれを下位側の複数ビット群の回路へ直接的に伝える
構成とすることにより動作速度の向上を図った優先順位
分解器を提供することを目的とする。
はこれを下位側の複数ビット群の回路へ直接的に伝える
構成とすることにより動作速度の向上を図った優先順位
分解器を提供することを目的とする。
本発明の優先順位分解器は基本的には従来同様の論理和
回路と排他的論理和回路との組合せからなる回路を複数
ビットずつグループ分けし、各グループごとに入力デー
タの論理和を求め、これを下位ビット側のグループへ桁
上げ出力として与える構成としている。
回路と排他的論理和回路との組合せからなる回路を複数
ビットずつグループ分けし、各グループごとに入力デー
タの論理和を求め、これを下位ビット側のグループへ桁
上げ出力として与える構成としている。
上位ビット側のグループにｌ″があると前記論理和は“
１”となり、下位ビット側のグループに直ちに伝えられ
ることになる。これにより下位ビット側の動作の遅れは
大幅に低減されることになる。
１”となり、下位ビット側のグループに直ちに伝えられ
ることになる。これにより下位ビット側の動作の遅れは
大幅に低減されることになる。
以下本発明をその実施例を示す図面に基づき詳述する。
第１図は本発明の優先順位分解器の構成を示す略示回路
図であり、実施例では４ビット入力、４ビット出力の論
理回路１０； １０・・・をｎ／４ （ｎ／４は整数）
個を用いて構成してあり、Ｘ １１−１＋ Ｘ ｎ−１
”’ Ｘ Ｚ＋ Ｘ ＩＩｘ０の入力によりＺ ＩＩ−
ＩＩ Ｚ １１−２１・・・ｚＺ＋Ｚｌ＋ｚＧの出力が
得られるよう構成しである。
図であり、実施例では４ビット入力、４ビット出力の論
理回路１０； １０・・・をｎ／４ （ｎ／４は整数）
個を用いて構成してあり、Ｘ １１−１＋ Ｘ ｎ−１
”’ Ｘ Ｚ＋ Ｘ ＩＩｘ０の入力によりＺ ＩＩ−
ＩＩ Ｚ １１−２１・・・ｚＺ＋Ｚｌ＋ｚＧの出力が
得られるよう構成しである。
第２図は１つの論理回路１０を示し処理対象の入力デー
タＸ、、−＋、 Ｘｎ−２，・・・Ｘ ２１ Ｘ Ｉ
＋ ｘｌｌ等を入力すべき４ビットの入力端子を１１．
１２．１３．１４、また処理済のデータ２゜−１＋ Ｚ
ｎ−１・・・ｚ２＋ｚｌ＋ＺＯ等を出力すべき４ビッ
トの出力端子を１５．１６．１７．１８とする入力端子
１１．１２．１３．１４へ与えられた入力データは夫々
論理和回路１９．２０．２１．２２の１入力となってお
り、各論理和回路１９．２０．２Ｌ ２２の出力は夫々
排他的論理和回路２３．２４．２５．２６の１入力とな
っている。更に上位側３ビットの論理和回路１９．２０
．２１の出力は夫々の下位側の論理和回路２０、２１．
２２の他入力及び排他的論理和回路２４．２５゜２６の
他入力となっている。
タＸ、、−＋、 Ｘｎ−２，・・・Ｘ ２１ Ｘ Ｉ
＋ ｘｌｌ等を入力すべき４ビットの入力端子を１１．
１２．１３．１４、また処理済のデータ２゜−１＋ Ｚ
ｎ−１・・・ｚ２＋ｚｌ＋ＺＯ等を出力すべき４ビッ
トの出力端子を１５．１６．１７．１８とする入力端子
１１．１２．１３．１４へ与えられた入力データは夫々
論理和回路１９．２０．２１．２２の１入力となってお
り、各論理和回路１９．２０．２Ｌ ２２の出力は夫々
排他的論理和回路２３．２４．２５．２６の１入力とな
っている。更に上位側３ビットの論理和回路１９．２０
．２１の出力は夫々の下位側の論理和回路２０、２１．
２２の他入力及び排他的論理和回路２４．２５゜２６の
他入力となっている。
本発明器においては入力端子１１．１２．１３．１４の
外に桁上げ信号入力端子Ｃｉが設けられており、ここに
与えられたデータは論理和回路１９及び排他的論理和回
路２３の他入力としている。
外に桁上げ信号入力端子Ｃｉが設けられており、ここに
与えられたデータは論理和回路１９及び排他的論理和回
路２３の他入力としている。
更に本発明器には５入力論理和回路２７が設けられてお
り入力端子１１．１２．１３．１４及びＣｉへの入力デ
ータが与えられ、その出力を桁上出力端子Ｃｏから取出
すようにしている。
り入力端子１１．１２．１３．１４及びＣｉへの入力デ
ータが与えられ、その出力を桁上出力端子Ｃｏから取出
すようにしている。
而してこのような論理回路１０．１０・・・は上位ビッ
ト側の桁上げ信号出力端子Ｇｏを下位ビット側の桁上げ
端子Ｃｉと接続するようにして縦続接続する。
ト側の桁上げ信号出力端子Ｇｏを下位ビット側の桁上げ
端子Ｃｉと接続するようにして縦続接続する。
そして最上位ビットの論理回路１０の桁上げ信号入力端
子Ｃｉは接地電位としている。
子Ｃｉは接地電位としている。
以上の如き本発明器の動作は以下のとおりである。１つ
の論理回路１０中における論理和回路１９゜２０、２１
及び２２並びに排他的論理和回路２３．２４．２５及び
２６の組合せからなる回路は従来のものと同様の動作を
する。即ち論理和回路出力は上位側入力に“１”がある
とそれ以下のビットのものがすべて“ｌ”となる。従っ
て下位側３ビットの排他的論理和回路出力は“Ｏ”１”
を入力するものだけが“１”を出力する。
の論理回路１０中における論理和回路１９゜２０、２１
及び２２並びに排他的論理和回路２３．２４．２５及び
２６の組合せからなる回路は従来のものと同様の動作を
する。即ち論理和回路出力は上位側入力に“１”がある
とそれ以下のビットのものがすべて“ｌ”となる。従っ
て下位側３ビットの排他的論理和回路出力は“Ｏ”１”
を入力するものだけが“１”を出力する。
而して桁上げ入力信号が“ｌ”である場合は論理和回路
１９出力が１であり排他的論理和回路２３の２入力が“
ｌ”となるから端子１５の出力は“０”となる。
１９出力が１であり排他的論理和回路２３の２入力が“
ｌ”となるから端子１５の出力は“０”となる。
桁上げ入力信号が“０”である場合は端子１１に与えら
れる最上位ビット入力が“１”であるときは論理和回路
１９出力が“ｌ”であるから排他的論理和回路２３出力
が“１”となる。逆に“Ｏ”であるときは排他的論理和
回路２３入力が共に“０”であるのでその出力は“０”
となる。
れる最上位ビット入力が“１”であるときは論理和回路
１９出力が“ｌ”であるから排他的論理和回路２３出力
が“１”となる。逆に“Ｏ”であるときは排他的論理和
回路２３入力が共に“０”であるのでその出力は“０”
となる。
このような桁上げ信号は論理和回路２７の出力として作
成される。
成される。
従って、上位ビット側の論理回路１０のいずれかの入力
端子１１．１２．１３．１４に“ｌ”が入力されている
場合にそれが下位側の論理回路１０．１０・・・の総で
の桁上げ信号入力端子Ｃｉに直ちに与えられそれらの出
力端子１５は勿論、他の出力端子１６．１７．１８の出
力端子も“０”とする。そして“１”の入力があった論
理回路１０において該当ビット出力に“１”が得られる
ことになり、他の出力は０となる。
端子１１．１２．１３．１４に“ｌ”が入力されている
場合にそれが下位側の論理回路１０．１０・・・の総で
の桁上げ信号入力端子Ｃｉに直ちに与えられそれらの出
力端子１５は勿論、他の出力端子１６．１７．１８の出
力端子も“０”とする。そして“１”の入力があった論
理回路１０において該当ビット出力に“１”が得られる
ことになり、他の出力は０となる。
逆に上位ビット側の論理回路１０のいずれの入力端子に
も“１″が入力されていない場合はその桁上げ信号“０
”が下位ビット側の論理回路１０．１０・・・の総ての
桁上げ信号入力端子Ｃｉに直ちに与えられ、夫々におい
て最上位の“ｌ”の入力があったビットの出力が“１”
、他が“０”となるのである。
も“１″が入力されていない場合はその桁上げ信号“０
”が下位ビット側の論理回路１０．１０・・・の総ての
桁上げ信号入力端子Ｃｉに直ちに与えられ、夫々におい
て最上位の“ｌ”の入力があったビットの出力が“１”
、他が“０”となるのである。
なお、前述の実施例では論理回路１０の出力側に排他的
論理和回路２３．２４．２５．２６を用いることとした
が、これに替えて第３図に示すように上位ビット側を反
転入力としである一入力反転型論理積回路３３．３４．
３５．３６を用いることとしても、全く同様の論理出力
が得られる。
論理和回路２３．２４．２５．２６を用いることとした
が、これに替えて第３図に示すように上位ビット側を反
転入力としである一入力反転型論理積回路３３．３４．
３５．３６を用いることとしても、全く同様の論理出力
が得られる。
以上の如き本発明による場合は１つの論理回路内の論理
和回路１９．２０．２１．２２の伝播による遅れ、或い
は論理和回路２７の伝播による遅れだけとなる。
和回路１９．２０．２１．２２の伝播による遅れ、或い
は論理和回路２７の伝播による遅れだけとなる。
従って多数ビットの優先順位分解器であっても動作速度
が従来のものに比し格段に高速となる。
が従来のものに比し格段に高速となる。
１０・・・論理回路、 １９．２０．２１．２２・・・
論理和回路。
論理和回路。
２３．２４．２５．２６・・・排他的論理和回路、
３３，３４．３５．３６・・・一入力反転型論理積回路
。
３３，３４．３５．３６・・・一入力反転型論理積回路
。
なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、ｍビットの第１入力を各別に入力するｍ個の第１論
理和回路と、 該第１論理和回路の出力を各別に入力するｍ個の排他的
論理和回路と、 前記第１入力及び１ビットの第２入力をその入力とする
第２論理和回路と を備え、 最上位ビットの第１論理和回路及び排他的論理和回路は
第２入力を他の入力とし、 他の第１論理和回路及び排他的論理和回路は上位ビット
側の第１論理和回路出力を他の入力としている論理回路
複数を、 第２論理和回路の出力を下位ビット側の論理回路の第２
入力とし、最上位ビット側の論理回路の第１入力を所定
電位として、縦続接続してなり、 処理対象データを第１入力とし、前記排他的論理和回路
の出力を処理済出力とすべくなしてあることを特徴とす
る優先順位分解器。 ２、ｍビットの第１入力を各別に入力するｍ個の第１論
理和回路と、 該第１論理和回路の出力を各別に夫々の非反転入力端子
へ入力する一入力反転型論理積回路と、 前記第１入力及び１ビットの第２入力をその入力とする
第２論理和回路と を備え、 最上位ビットの第１論理和回路及び一入力反転型論理積
回路は第２入力を他の入力とし、他の第１論理和回路及
び一入力反転型論理積回路は上位ビット側の第１論理和
回路出力を他の入力としている論理回路複数を、 第２論理和回路の出力を下位ビット側の論理回路の第２
入力とし、最上位ビット側の論理回路の第１入力を所定
電位として縦続接続してなり、 処理対象データを第１入力とし、前記一入力反転型論理
積回路の出力を処理済出力とすべくなしてあることを特
徴とする優先順位分解器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005294A JPH01180626A (ja) | 1988-01-12 | 1988-01-12 | 優先順位分解器 |
| US07/198,415 US4954978A (en) | 1988-01-12 | 1988-05-25 | Priority order decomposing apparatus |
| DE3822324A DE3822324C2 (de) | 1988-01-12 | 1988-07-01 | Vorrichtung zum Zerlegen des Prioritätswertes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005294A JPH01180626A (ja) | 1988-01-12 | 1988-01-12 | 優先順位分解器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180626A true JPH01180626A (ja) | 1989-07-18 |
Family
ID=11607226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005294A Pending JPH01180626A (ja) | 1988-01-12 | 1988-01-12 | 優先順位分解器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4954978A (ja) |
| JP (1) | JPH01180626A (ja) |
| DE (1) | DE3822324C2 (ja) |
Families Citing this family (8)
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| US5175731A (en) * | 1990-12-11 | 1992-12-29 | International Business Machines Corporation | Arbitration circuit for a multimedia system |
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-
1988
- 1988-01-12 JP JP63005294A patent/JPH01180626A/ja active Pending
- 1988-05-25 US US07/198,415 patent/US4954978A/en not_active Expired - Fee Related
- 1988-07-01 DE DE3822324A patent/DE3822324C2/de not_active Expired - Fee Related
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| JPS59206942A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | 先行壱検出回路 |
| JPS59216245A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | 正規化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3822324C2 (de) | 1993-12-16 |
| US4954978A (en) | 1990-09-04 |
| DE3822324A1 (de) | 1989-07-20 |
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