JPH01181218A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期形順序回路を形成する半導体集積回路装置
に関し、特に非同期に入力されるデータ信号を内部クロ
ック信号により同期化させるための非同期化回路を形成
する半導体集積回路装置に関する。　　　　゛ 〔従来の技術〕 従来、この種の半導体集積回路装置に形成される同期形
順序回路は、第６図に示すように、データを記憶する記
憶回路部１と、データ入力回路部２と、タロツク信号を
供給してデータを記憶するタイミングを決めるクロック
供給回路部４とから構成されていた。第１０図に従来の
技術による同期形順序回路の構成の一例を記したブロッ
ク図を示す。記憶回路部１はスイッチング用のＮ型ＭＯ
Ｓトランジスタ１１・１２と反転増幅器１３・１４とで
構成されている。２がデータ入力回路部、４がクロック
供給回路部で、直列に接続された反転増幅器４２・４３
で構成され、それぞれの出力でおるクロック信号ＣＬＩ
とＣＬ２とは、一方が高電位の時は他方が低電位となる
いわゆる逆相信号である。

その動作を第７図のタイミング図を用いて説明する。Ｄ
ＡＴＡ端子へは低電位から高電位に変化する波形が、Ｃ
ＬＯＣＫ端子へはＤＡＴＡ端子への入力波形が変化して
からｔｓｕの時間が経過した後に高レベルから低レベル
へと電位が変化する波形が入力されたと仮定する。ここ
でｔｓｕはデータセットアツプ時間と呼ばれ１回路を構
成するトランジスタ素子などの動作速度により決められ
る値である。回路動作ａｔず、Ｃｌ３が高電位のため、
ＭＯＳ）ランジスタ１１はオンす表る。従ってＤＡＴＡ
端子の低電位から高電位への変化は反転増幅器１３・１
４へと伝達され、ζおよびＱの端子に出力される。この
時はＭＯＳ）ランジスタ１２はオフしている。次に、Ｃ
ＬＯＣＫ端子への入力が高電位から低電位へと変化する
と、今度はＭＯＳ）ランジスタ１１はオフし、ＭＯＳ）
ランジスタ１２がオンする。ＭＯＳ）ランジスタ１２お
よび反転増幅器１３・１４によりフィードバックループ
が形成され、データが記憶された状態である。

ここで、記憶回路部ＩＫ保持されている情報は入力デー
タと同じ高電位のデータを約束する。従って、入力デー
タと同じデータが出力される端子はＱ端子であり、逆相
データが出力される端子はＱ端子である。Ｑ端子へは第
７図に示すように１人力データが変化してからある遅延
時間ｔｐｄを通過してから低レベルから高レベルへの電
位変化が現れる。ＤＡＴＡ端子に高レベルから低レベル
へ変化する入力波形が印加された時も同様に出力は高レ
ベルから低レベルへと変化する。

ここで重要な仁とは、データセットアツプ時間ｔｓｕが
回路を構成する素子の動作速度により決められていると
いうことである。もし、ＤＡＴＡ端子の変化とＣＬＯＣ
Ｋ端子の高レベルから低レベルへという電位変化とがほ
ぼ同時刻に起りた時は、第８図に示すように、ＤＡＴＡ
端子からＱ端子への遅延時間ｔｐｄｘが非常に大きくな
ってしまう場合がある。これは、ＭＯＳ）ランジスタ１
１・１２のオフ・オンのタイミングと入力波形が変化す
るタイミングとがほぼ同時刻に起ると（すなわちＬＯＣ
Ｋ端子の入力波形の変化点に比べＣＬＯＣＫ入力波形入 力波形点まで時間が１．（（ｔｓｕ）のときは）回路各
部が中間電位状態となり、不安定な安定とでもいうべき
状態を取るためである。

この様子を第１１図に示す。一般には第１１図のＡ点お
よびＢ点が安定状態であるが、０点という中間状態が存
在することが分る。

第９図にはＤＡＴＡ端子の変化とＣＬＯＣＫ端子の変化
とのタイミングをｔｚ（＜ｔｔ＜ｔｓｕ）とした時の出
力波形の様子を示す。この時には出力は低レベルから高
レベルへと変化せず、凸状の電位変化を示している。こ
れはＱ端子の電位が上り、回路が安定状！！に達する以
前に人力データを伝達するＭＯＳ）ランジスタ１１がオ
フしたか゛らである。

これは雑音として後段に伝達されるかも知れない。

このような回路は、コンビエータなどの情報処理回路に
おいてＣＰＵ（中央処理装置）が周辺回路からの割り込
み信号などの非同期信奇を内部クロックに同期させると
いう、いわゆる非同期化回路、集積回路内の演算用アキ
ニムレータ、カウンタ、シフトレジスタなどに利用され
ている。そして、ある動作周波数を有する同期式の回路
において、素子の遅延時間ｔｐｃｔは大きな意味をもっ
ている。従って、遅延時間の増大拡誤動作につながる可
能性がある。

〔発明が解決しようとする問題点〕

上述し九従来の同期形順序回路は、データ入力の変化と
クロック信号の変化とのタイミングが素子の動作速度よ
り決められた値以下ＩＩｃ表ると、記憶回路部の出力が
不安定な中間状態となり、クロック変化から出力が変化
するまでの遅延時間が非常に大きくなったり、第９図に
示すような雑音性の電圧を発生するという欠点がある。

従来の同期形順序回路に対し、本発明はデータ入力の遷
移点を検出し、一定時間クセツク信号の変化を抑制し、
遅延時間の増大や雑音電圧の発生を防止するという相違
点を有する。

〔問題点を解決するための手段〕

本発明の半導体集積回路装置は、クロック信号に同期し
て動作する同期形順序回路を形成する半導体集積回路装
置において、データを記憶する記憶回路部と、前記記憶
回路部に前記データを入力するデータ入力回路部と、前
記データの遷移時に前記記憶回路部に入力するクロック
信号の変化を一定時間抑制するクロック制御回路部と、
前記クロック制御回路部からの制御信号を入力し前記記
憶回路部へクロック信号を出力するクロック供給回路部
とを備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の概要を示すブロック図であ
る。１は記憶回路部でデータを記憶するブロック、２は
データ入力回路部でＤＡＴＡ端子から入力されたデータ
を記憶回路部に入力するブロック、３はＤＡＴＡ端子の
入力データの遷移を検出しＣＬＯＣＫ端子から記憶回路
部へのりμツク信号の伝達を制御するクロック制御回路
部、４はクロック信号を記憶回路部に供給するクロック
供給回路部である。図中Ｃ０ＮＴ信号が入力データの遷
移を検出しクロック信号の伝達を制御する信号、ＣＬ倍
信号制御されたクロック信号、Ｄ１信号が記憶回路部へ
入力されるデータ信号である。

第２図は本発明の詳細な説明するためのタイミング図で
ある。例として記憶回路部に高電位データを記憶させる
場合を考える。第１０図の動作と同様にＤＡＴＡ端子の
入力データ波形の電位変化は低レベルから高レベルにな
ったとする。今、第１０図の従来例のように、遅延時間
が増大するようなタイミング（第２図のｔｏ）で入力波
形が変化したと仮定すると、３のクロック制御回路部は
第２図（Ｃ）に示すような、ある一定時間（ｔｗ）　％
低電位状態のクロック制御信号を出力する。ＣＬＯＣＫ
端子から入力されたクロック信号は、とのクロック制そ
して、クロック制御信号が低レベルから高レベルへと変
化し、ある遅延時間ｔｃを経た後にクロック信号は記憶
回路部へ入力される。クロック信号入力によりデータ信
号Ｄ１が記憶され、出力Ｑが図中（ｆ）Ｋ示すようにＤ
ＡＴＡ入力波形に対しｔｐｄの遅れで低レベルから高レ
ベルへと変化する。データ入力が高レベルから低レベル
へと遷移する場合もまったく同様に、クロック制御回路
は一定時間、低電位を出力するような回路構成を取る仁
とにより、第２図と同様な動作を考えることができる。

＠２図から明らかなように、ＤＡＴＡ端子の入力波形の
遷移によりクロック信号の伝達を抑制するということは
、記憶回路部から見て、あたかも（ｄ）のクロック信号
ＣＬと（ａ）のＤＡＴＡ端子の入力波形第３図は第１図
の実施例を具体的な回路で実現した例である。１の記憶
回路部は従来例の第４０図と同様である。３のクロック
制御回路はＤＡＴＡ端子の入力とその入力を３段の反転
増幅器３１〜３３を通した信号との間で排他的論理和を
取ることにより実現される。３４がその排他的論理和ゲ
ートである。クロック制御信号３はＤＡＴＡ端子の入力
遷移が生じた時のみその出力であるクロツク制御信号Ｃ
０ＮＴＫ低電位を出力し、４１のＮｕＭＯＳトランジス
タをオフにしクロック信号を伝達しな“・　　　　　　
　　　　　　　　　　　　田第４図は本発明の第２の実
施例の構成を示す具路図である。第１の実施例Ｚとの違
いは、クロック制御回路部３０回路構成である。排他的
論理和３４にＤＡＴＡ端子の入力と２段の反転増幅器３
１・３２を通した信号とを入力し、その出力を反転させ
てクロック制御信号Ｃ０ＮＴにしている。仁の信号は第
２図の（ｃ）Ｋ示した波形とまったく同じ信号を出力す
る。

第５図は本発明の第３の実施例の構成を示す回路図であ
る。第一の実施例との違いはクロック供給回路部４０回
路で、Ｎ型ＭＯＳトランジスタのスイッチの替りに２人
力ＮＡＮＤゲート４４と反転増幅器４３とにより構成さ
れている。Ｃ０ＮＴ信号が低電位の時２人力ＮＡＮＤゲ
ートはＣＬＯＣＫ端子の信号変化Ｋかかわらず低電位を
出力する。これは、実施例１・２の動作とまったく同じ
である。

〔発明の効果〕

以上説明したように本発明は、クロック信号に同期して
動作する同期形順序回路を形成する半導体集積回路装置
において、データ記憶回路部とデータ入力回路部とデー
タ入力の遷移時に記憶回路部に入力するクロック信号の
変化を一定時間抑制するクロック制御回路およびこのク
ロック制御回路によって制御されたクロック信号を供給
するクロック供給回路部とを有する構成とすることによ
り、データ入力とクロック信号とのタイミングが回路動
作上決められた値を守れなかった場合、あるいは非同期
信号を半導体集積回路装置内で使われているクロック信
号に同期させるといういわゆる非同期化回路を使った場
合に、遅延時間の増大や雑音性の電位変化を生じるよう
な無用な中間電位状態を発生させないという効果がある
。特に１コンピユータの中央処理装置で使われるような
非同期化回路のタイミング設計が非常に簡易化されろと
いう利点がある。

【図面の簡単な説明】

第１図は本発明の実施例の概要を示すブロック図、第２
図は本発明の詳細な説明するタイミング図、第３図は第
１の実施例の構成を示す回路図、第４図は第２の実施例
の構成を示す回路図、第５図は第３の実施例の構成を示
す回路図、第６図は従来の技術による同期形項序回路の
半導体集積回路の概要を示すブロック図、第７図は第６
図に示す従来の技術の動作を説明するタイミング図、第
８図および第９図は従来例でそれぞれ遅延時間が順序回
路の入出力の電位変化を説明する図面である。 １・・・・・・記憶回路部、２・・・・・・データ入力
回路部、３・・・・・・クロック信号制御回路部、４・
・・・・・クロック供給回路部。 代理人　弁理士　　内　原　　　音 芽　１　回 ！　３　図 芽　４　ｍ ＄　　５　　Ｐ！！Ｊ 茅　ろ　図 茅　ｌθ　圀 茅　７　閃

Claims (1)

【特許請求の範囲】
1. 　クロック信号に同期して動作する同期形順序回路を形
   成する半導体集積回路装置において、データを記憶する
   記憶回路部と、前記記憶回路部に前記データを入力する
   データ入力回路部と、前記データの遷移時に前記記憶回
   路部に入力するクロック信号の変化を一定時間抑制する
   クロック制御回路部と、前記クロック制御回路部からの
   制御信号を入力し前記記憶回路部へクロック信号を出力
   するクロック供給回路部とを備えて成ることを特徴とす
   る半導体集積回路装置。