JPH0738575B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0738575B2 JPH0738575B2 JP63005753A JP575388A JPH0738575B2 JP H0738575 B2 JPH0738575 B2 JP H0738575B2 JP 63005753 A JP63005753 A JP 63005753A JP 575388 A JP575388 A JP 575388A JP H0738575 B2 JPH0738575 B2 JP H0738575B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- input
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期形順序回路を形成する半導体集積回路装置
に関し、特に非同期に入力されるデータ信号を内部クロ
ック信号により同期化させるための非同期化回路を形成
する半導体集積回路装置に関する。
に関し、特に非同期に入力されるデータ信号を内部クロ
ック信号により同期化させるための非同期化回路を形成
する半導体集積回路装置に関する。
従来、この種の半導体集積回路装置に形成される同期形
順序回路は、第６図に示すように、データを記憶する記
憶回路部１と、データ入力回路部２と、クロック信号を
供給してデータを記憶するタイミングを決めるクロック
供給回路部４とから構成されていた。第10図に従来の技
術による同期形順序回路の構成の一例を記したブロック
図を示す。記憶回路部１はスイッチング用のＮ型MOSト
ランジスタ11・12と反転増幅器13・14とで構成されてい
る。２がデータ入力回路部、４がクロック供給回路部
で、直列に接続された反転増幅器42・43で構成され、そ
れぞれの出力であるクロック信号CL1とCL2とは、一方が
高電位の時は他方が低電位となるいわゆる逆相信号であ
る。
順序回路は、第６図に示すように、データを記憶する記
憶回路部１と、データ入力回路部２と、クロック信号を
供給してデータを記憶するタイミングを決めるクロック
供給回路部４とから構成されていた。第10図に従来の技
術による同期形順序回路の構成の一例を記したブロック
図を示す。記憶回路部１はスイッチング用のＮ型MOSト
ランジスタ11・12と反転増幅器13・14とで構成されてい
る。２がデータ入力回路部、４がクロック供給回路部
で、直列に接続された反転増幅器42・43で構成され、そ
れぞれの出力であるクロック信号CL1とCL2とは、一方が
高電位の時は他方が低電位となるいわゆる逆相信号であ
る。
その動作を第７図のタイミング図を用いて説明する。DA
TA端子へは低電位から高電位に変化する波形が、CLOCK
端子へはDATA端子への入力波形が変化してからtsuの時
間が経過した後に高レベルから低レベルへと電位が変化
する波形が入力されたと仮定する。ここでtsuはデータ
セットアップ時間と呼ばれ、回路を構成するトランジス
タ素子などの動作速度により決められる値である。回路
動作はまず、CL2が高電位のため、MOSトランジスタ11は
オンすなる。従ってDATA端子の低電位から高電位への変
化は反転増幅器13・14へと伝達され、およびＱの端子
に出力される。この時はMOSトランジスタ12はオフして
いる。次に、CLOCK端子への入力が高電位から低電位へ
と変化すると、今度はMOSトランジスタ11はオフし、MOS
トランジスタ12がオンする。MOSトランジスタ12および
反転増幅器13・14によりフィードバックループが形成さ
れ、データが記憶された状態である。
TA端子へは低電位から高電位に変化する波形が、CLOCK
端子へはDATA端子への入力波形が変化してからtsuの時
間が経過した後に高レベルから低レベルへと電位が変化
する波形が入力されたと仮定する。ここでtsuはデータ
セットアップ時間と呼ばれ、回路を構成するトランジス
タ素子などの動作速度により決められる値である。回路
動作はまず、CL2が高電位のため、MOSトランジスタ11は
オンすなる。従ってDATA端子の低電位から高電位への変
化は反転増幅器13・14へと伝達され、およびＱの端子
に出力される。この時はMOSトランジスタ12はオフして
いる。次に、CLOCK端子への入力が高電位から低電位へ
と変化すると、今度はMOSトランジスタ11はオフし、MOS
トランジスタ12がオンする。MOSトランジスタ12および
反転増幅器13・14によりフィードバックループが形成さ
れ、データが記憶された状態である。
ここで、記憶回路部１に保持されている情報は入力デー
タと同じ高電位のデータを約束する。従って、入力デー
タと同じデータが出力される端子はＱ端子であり、逆相
データが出力される端子は端子である。Ｑ端子へは第
７図に示すように、入力データが変化してからある遅延
時間tpdを通過してから低レベルから高レベルへの電位
変化が現れる。DATA端子に高レベルから低レベルへ変化
する入力波形が印加された時も同様に出力は高レベルか
ら低レベルへと変化する。
タと同じ高電位のデータを約束する。従って、入力デー
タと同じデータが出力される端子はＱ端子であり、逆相
データが出力される端子は端子である。Ｑ端子へは第
７図に示すように、入力データが変化してからある遅延
時間tpdを通過してから低レベルから高レベルへの電位
変化が現れる。DATA端子に高レベルから低レベルへ変化
する入力波形が印加された時も同様に出力は高レベルか
ら低レベルへと変化する。
ここで重要なことは、データセットアップ時間tsuが回
路を構成する素子の動作速度により決められているとい
うことである。もし、DATA端子の変化とCLOCK端子の高
レベルから低レベルへという電位変化とがほぼ同時刻に
起った時は、第８図に示すように、DATA端子からＱ端子
への遅延時間tpdxが非常に大きくなってしまう場合があ
る。これは、MOSトランジスタ11・12のオフ・オンのタ
イミングと入力波形が変化するタイミングとがほぼ同時
刻に起ると（すなわちLOCK端子の入力波形の変化点に比
べCLOCK入力波形の変化点までの時間がt2（＜tsu）のと
きは）回路各部が中間電位状態となり、不安定な安定と
でもいうべき状態を取るためである。
路を構成する素子の動作速度により決められているとい
うことである。もし、DATA端子の変化とCLOCK端子の高
レベルから低レベルへという電位変化とがほぼ同時刻に
起った時は、第８図に示すように、DATA端子からＱ端子
への遅延時間tpdxが非常に大きくなってしまう場合があ
る。これは、MOSトランジスタ11・12のオフ・オンのタ
イミングと入力波形が変化するタイミングとがほぼ同時
刻に起ると（すなわちLOCK端子の入力波形の変化点に比
べCLOCK入力波形の変化点までの時間がt2（＜tsu）のと
きは）回路各部が中間電位状態となり、不安定な安定と
でもいうべき状態を取るためである。
この様子を第11図に示す。一般には第11図のＡ点および
Ｂ点が安定状態であるが、Ｃ点という中間状態が存在す
ることが分る。
Ｂ点が安定状態であるが、Ｃ点という中間状態が存在す
ることが分る。
第９図にはDATA端子の変化とCLOCK端子の変化とのタイ
ミングをt2（＜t1＜tsu）とした時の出力波形の様子を
示す。この時には出力は低レベルから高レベルへと変化
せず、凸状の電位変化を示している。これはＱ端子の電
位が上り、回路が安定状態に達する以前に入力データを
伝達するMOSトランジスタ11がオフしたからである。こ
れは雑音として後段に伝達されるかも知れない。
ミングをt2（＜t1＜tsu）とした時の出力波形の様子を
示す。この時には出力は低レベルから高レベルへと変化
せず、凸状の電位変化を示している。これはＱ端子の電
位が上り、回路が安定状態に達する以前に入力データを
伝達するMOSトランジスタ11がオフしたからである。こ
れは雑音として後段に伝達されるかも知れない。
このような回路は、コンピュータなどの情報処理回路に
おいてCPU（中央処理装置）が周辺回路からの割り込み
信号などの非同期信号を内部クロックに同期させるとい
う、いわゆる非同期化回路、集積回路内の演算用アキュ
ムレータ，カウンタ，シフトレジスタなどに利用されて
いる。そして、ある動作周波数を有する同期式の回路に
おいて、素子の遅延時間tpdは大きな意味をもってい
る。従って、遅延時間の増大は誤動作につながる可能性
がある。
おいてCPU（中央処理装置）が周辺回路からの割り込み
信号などの非同期信号を内部クロックに同期させるとい
う、いわゆる非同期化回路、集積回路内の演算用アキュ
ムレータ，カウンタ，シフトレジスタなどに利用されて
いる。そして、ある動作周波数を有する同期式の回路に
おいて、素子の遅延時間tpdは大きな意味をもってい
る。従って、遅延時間の増大は誤動作につながる可能性
がある。
上述した従来の同期形順序回路は、データ入力の変化と
クロック信号の変化とのタイミングが素子の動作速度よ
り決められた値以下になると、記憶回路部の出力が不安
定な中間状態となり、クロック変化から出力が変化する
までの遅延時間が非常に大きくなったり、第９図に示す
ような雑音性の電圧を発生するという欠点がある。
クロック信号の変化とのタイミングが素子の動作速度よ
り決められた値以下になると、記憶回路部の出力が不安
定な中間状態となり、クロック変化から出力が変化する
までの遅延時間が非常に大きくなったり、第９図に示す
ような雑音性の電圧を発生するという欠点がある。
従来の同期形順序回路に対し、本発明はデータ入力の遷
移点を検出し、一定時間クロック信号の変化を抑制し、
遅延時間の増大や雑音電圧の発生を防止するという相違
点を有する。
移点を検出し、一定時間クロック信号の変化を抑制し、
遅延時間の増大や雑音電圧の発生を防止するという相違
点を有する。
本発明の半導体集積回路装置は、クロック信号に同期し
て動作する同期形順序回路を形成する半導体集積回路装
置において、データを記憶する記憶回路部と、前記記憶
回路部に前記データを入力するデータ入力回路部と、前
記データの遷移時に前記記憶回路部に入力するクロック
信号の変化を一定時間抑制するクロック制御回路部と、
前記クロック制御回路部からの制御信号を入力し前記記
憶回路部へクロック信号を出力するクロック供給回路部
とを備えて構成される。
て動作する同期形順序回路を形成する半導体集積回路装
置において、データを記憶する記憶回路部と、前記記憶
回路部に前記データを入力するデータ入力回路部と、前
記データの遷移時に前記記憶回路部に入力するクロック
信号の変化を一定時間抑制するクロック制御回路部と、
前記クロック制御回路部からの制御信号を入力し前記記
憶回路部へクロック信号を出力するクロック供給回路部
とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の概要を示すブロック図であ
る。１は記憶回路部でデータを記憶するブロック、２は
データ入力回路部でDATA端子から入力されたデータを記
憶回路部に入力するブロック、３はDATA端子の入力デー
タの遷移を検出しCLOCK端子から記憶回路部へのクロッ
ク信号の伝達を制御するクロック制御回路部、４はクロ
ック信号を記憶回路部に供給するクロック供給回路部で
ある。図中CONT信号が入力データの遷移を検出しクロッ
ク信号の伝達を制御する信号、CL信号が制御されたクロ
ック信号、D1信号が記憶回路部へ入力されるデータ信号
である。
る。１は記憶回路部でデータを記憶するブロック、２は
データ入力回路部でDATA端子から入力されたデータを記
憶回路部に入力するブロック、３はDATA端子の入力デー
タの遷移を検出しCLOCK端子から記憶回路部へのクロッ
ク信号の伝達を制御するクロック制御回路部、４はクロ
ック信号を記憶回路部に供給するクロック供給回路部で
ある。図中CONT信号が入力データの遷移を検出しクロッ
ク信号の伝達を制御する信号、CL信号が制御されたクロ
ック信号、D1信号が記憶回路部へ入力されるデータ信号
である。
第２図は本発明の動作を説明するためのタイミング図で
ある。例として記憶回路部に高電位データを記憶させる
場合を考える。第10図の動作と同様にDATA端子の入力デ
ータ波形の電位変化は低レベルから高レベルになったと
する。今、第10図の従来例のように、遅延時間が増大す
るようなタイミング（第２図のt0）で入力波形が変化し
たと仮定すると、３のクロック制御回路部は第２図
（ｃ）に示すような、ある一定時間（tw）、低電位状態
のクロック制御信号を出力する。CLOCK端子から入力さ
れたクロック信号は、このクロック制御信号により、図
中のtccの時間だけ高レベルから低レベルへの変化を抑
制される。
ある。例として記憶回路部に高電位データを記憶させる
場合を考える。第10図の動作と同様にDATA端子の入力デ
ータ波形の電位変化は低レベルから高レベルになったと
する。今、第10図の従来例のように、遅延時間が増大す
るようなタイミング（第２図のt0）で入力波形が変化し
たと仮定すると、３のクロック制御回路部は第２図
（ｃ）に示すような、ある一定時間（tw）、低電位状態
のクロック制御信号を出力する。CLOCK端子から入力さ
れたクロック信号は、このクロック制御信号により、図
中のtccの時間だけ高レベルから低レベルへの変化を抑
制される。
そして、クロック制御信号が低レベルから高レベルへと
変化し、ある遅延時間tcを経た後にクロック信号は記憶
回路部へ入力される。クロック信号入力によりデータ信
号D1が記憶され、出力Ｑが図中（ｆ）に示すようにDATA
入力波形に対しtpdの遅れで低レベルから高レベルへと
変化する。データ入力が高レベルから低レベルへと遷移
する場合もまったく同様に、クロック制御回路は一定時
間、低電位を出力するような回路構成を取ることによ
り、第２図と同様な動作を考えることができる。
変化し、ある遅延時間tcを経た後にクロック信号は記憶
回路部へ入力される。クロック信号入力によりデータ信
号D1が記憶され、出力Ｑが図中（ｆ）に示すようにDATA
入力波形に対しtpdの遅れで低レベルから高レベルへと
変化する。データ入力が高レベルから低レベルへと遷移
する場合もまったく同様に、クロック制御回路は一定時
間、低電位を出力するような回路構成を取ることによ
り、第２図と同様な動作を考えることができる。
第２図から明らかなように、DATA端子の入力波形の遷移
によりクロック信号の伝達を抑制するということは、前
記回路部から見て、あたかも（ｄ）のクロック信号CLと
（ａ）のDATA端子の入力波形とのタイミングをtsuとい
う十分余裕のある値に自動的に回路が設定されるように
したものである。
によりクロック信号の伝達を抑制するということは、前
記回路部から見て、あたかも（ｄ）のクロック信号CLと
（ａ）のDATA端子の入力波形とのタイミングをtsuとい
う十分余裕のある値に自動的に回路が設定されるように
したものである。
第３図は第１図の実施例を具体的の回路で実現した例で
ある。１の記憶回路部は従来例の第10図と同様である。
３のクロック制御回路はDATA端子の入力とその入力を３
段の反転増幅器31〜33を通した信号との間で排他的論理
和を取ることにより実現される。34がその排他的論理和
ゲートである。クロック制御信号３はDATA端子の入力遷
移が生じた時のみその出力であるクロック制御信号CONT
に低電位を出力し、41のＮ型MOSトランジスタをオフに
しクロック信号を伝達しない。
ある。１の記憶回路部は従来例の第10図と同様である。
３のクロック制御回路はDATA端子の入力とその入力を３
段の反転増幅器31〜33を通した信号との間で排他的論理
和を取ることにより実現される。34がその排他的論理和
ゲートである。クロック制御信号３はDATA端子の入力遷
移が生じた時のみその出力であるクロック制御信号CONT
に低電位を出力し、41のＮ型MOSトランジスタをオフに
しクロック信号を伝達しない。
第４図は本発明の第２の実施例の構成を示す回路図であ
る。第１の実施例との違いは、クロック制御回路部３の
回路構成である。排他的論理和34にDATA端子の入力と２
段の反転増幅器31・32を通した信号とを入力し、その出
力を反転させてクロック制御信号CONTにしている。この
信号は第２図の（ｃ）に示した波形とまったく同じ信号
を出力する。
る。第１の実施例との違いは、クロック制御回路部３の
回路構成である。排他的論理和34にDATA端子の入力と２
段の反転増幅器31・32を通した信号とを入力し、その出
力を反転させてクロック制御信号CONTにしている。この
信号は第２図の（ｃ）に示した波形とまったく同じ信号
を出力する。
第５図は本発明の第３の実施例の構成を示す回路図であ
る。第一の実施例との違いはクロック供給回路部４の回
路で、Ｎ型MOSトランジスタのスイッチの替りに２入力N
ANDゲート44と反転増幅器43とにより構成されている。C
ONT信号が低電位の時２入力NANDゲートはCLOCK端子の信
号変化にかかわらず低電位を出力する。これは、実施例
１・２の動作とまったく同じである。
る。第一の実施例との違いはクロック供給回路部４の回
路で、Ｎ型MOSトランジスタのスイッチの替りに２入力N
ANDゲート44と反転増幅器43とにより構成されている。C
ONT信号が低電位の時２入力NANDゲートはCLOCK端子の信
号変化にかかわらず低電位を出力する。これは、実施例
１・２の動作とまったく同じである。
以上説明したように本発明は、クロック信号に同期して
動作する同期形順序回路を形成する半導体集積回路装置
において、データ記憶回路部とデータ入力回路部とデー
タ入力の遷移時に記憶回路部に入力するクロック信号の
変化を一定時間抑制するクロック制御回路およびこのク
ロック制御回路によって制御されたクロック信号を供給
するクロック供給回路部とを有する構成とすることによ
り、データ入力とクロック信号とのタイミングが回路動
作上決められた値を守れなかった場合、あるいは非同期
信号を半導体集積回路装置内で使われているクロック信
号に同期させるといういわゆる非同期化回路を使った場
合に、遅延時間の増大や雑音性の電位変化を生じるよう
な無用な中間電位状態を発生させないという効果があ
る。特に、コンピュータの中央処理装置で使われるよう
な非同期化回路のタイミング設計が非常に簡易化される
という利点がある。
動作する同期形順序回路を形成する半導体集積回路装置
において、データ記憶回路部とデータ入力回路部とデー
タ入力の遷移時に記憶回路部に入力するクロック信号の
変化を一定時間抑制するクロック制御回路およびこのク
ロック制御回路によって制御されたクロック信号を供給
するクロック供給回路部とを有する構成とすることによ
り、データ入力とクロック信号とのタイミングが回路動
作上決められた値を守れなかった場合、あるいは非同期
信号を半導体集積回路装置内で使われているクロック信
号に同期させるといういわゆる非同期化回路を使った場
合に、遅延時間の増大や雑音性の電位変化を生じるよう
な無用な中間電位状態を発生させないという効果があ
る。特に、コンピュータの中央処理装置で使われるよう
な非同期化回路のタイミング設計が非常に簡易化される
という利点がある。
第１図は本発明の実施例の概要を示すブロック図、第２
図は本発明の動作を説明するタイミング図、第３図は第
１の実施例の構成を示す回路図、第４図は第２の実施例
の構成を示す回路図、第５図は第３の実施例の構成を示
す回路図、第６図は従来の技術による同期形順序回路の
半導体集積回路の概要を示すブロック図、第７図は第６
図に示す従来の技術の動作を説明するタイミング図、第
８図および第９図は従来例でそれぞれ遅延時間が増大す
る場合と雑音性の電位変化を生ずる場合とのタイミング
図、第10図は従来の技術による構成の一例を示す回路
図、第11図は従来の同期形順序回路の入出力の電位変化
を説明する図面である。 １……記憶回路部、２……データ入力回路部、３……ク
ロック信号制御回路部、４……クロック供給回路部。
図は本発明の動作を説明するタイミング図、第３図は第
１の実施例の構成を示す回路図、第４図は第２の実施例
の構成を示す回路図、第５図は第３の実施例の構成を示
す回路図、第６図は従来の技術による同期形順序回路の
半導体集積回路の概要を示すブロック図、第７図は第６
図に示す従来の技術の動作を説明するタイミング図、第
８図および第９図は従来例でそれぞれ遅延時間が増大す
る場合と雑音性の電位変化を生ずる場合とのタイミング
図、第10図は従来の技術による構成の一例を示す回路
図、第11図は従来の同期形順序回路の入出力の電位変化
を説明する図面である。 １……記憶回路部、２……データ入力回路部、３……ク
ロック信号制御回路部、４……クロック供給回路部。
Claims (1)
- 【請求項１】クロック信号に同期して動作する同期形順
序回路を形成する半導体集積回路装置において、データ
を記憶する記憶回路部と、前記記憶回路部に前記データ
を入力するデータ入力回路部と、前記データの遷移時に
前記記憶回路部に入力するクロック信号の変化を一定時
間抑制するクロック制御回路部と、前記クロック制御回
路部からの制御信号を入力し前記記憶回路部へクロック
信号を出力するクロック供給回路部とを備えて成ること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005753A JPH0738575B2 (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005753A JPH0738575B2 (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181218A JPH01181218A (ja) | 1989-07-19 |
| JPH0738575B2 true JPH0738575B2 (ja) | 1995-04-26 |
Family
ID=11619880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005753A Expired - Lifetime JPH0738575B2 (ja) | 1988-01-13 | 1988-01-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738575B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2824193B2 (ja) * | 1993-06-30 | 1998-11-11 | 株式会社日立製作所 | 信号伝送方法および装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321559A (en) * | 1976-08-12 | 1978-02-28 | Nec Corp | Synchronous circuit |
| JPS63142932A (ja) * | 1986-12-05 | 1988-06-15 | Fujitsu Ltd | 位相切替え回路 |
-
1988
- 1988-01-13 JP JP63005753A patent/JPH0738575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01181218A (ja) | 1989-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100265218B1 (ko) | 마이크로프로세서 2곱하기(2배) 코어 설계 | |
| KR100398480B1 (ko) | 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법 | |
| US6128248A (en) | Semiconductor memory device including a clocking circuit for controlling the read circuit operation | |
| US20060044925A1 (en) | Limited output address register technique providing selectively variable write latency in DDR2 (double data rate two) integrated circuit memory devices | |
| US6198327B1 (en) | Pulse generator with improved high speed performance for generating a constant pulse width | |
| JPS59181831A (ja) | 可変分周器 | |
| US5748018A (en) | Data transfer system for an integrated circuit, capable of shortening a data transfer cycle | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| US5625311A (en) | System clock generating circuit having a power saving mode capable of maintaining a satisfactory processing speed | |
| US4409671A (en) | Data processor having single clock pin | |
| JP3732556B2 (ja) | クロック供給回路 | |
| US4933571A (en) | Synchronizing flip-flop circuit configuration | |
| JPH0795013A (ja) | エッジトリガ型フリップフロップ | |
| JPS6036137B2 (ja) | 分周回路 | |
| US7639560B2 (en) | Output control signal generating circuit | |
| JPH09312553A (ja) | 論理回路 | |
| US5587675A (en) | Multiclock controller | |
| JPH0738575B2 (ja) | 半導体集積回路装置 | |
| US6194938B1 (en) | Synchronous integrated clock circuit | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH05268016A (ja) | 半導体集積回路 | |
| JPS6221196B2 (ja) | ||
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JP2891176B2 (ja) | 信号伝達用タイミング調整装置 | |
| JPS5962933A (ja) | Ｃｍｏｓデ−タ処理装置 |