JPH01181224A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路に関し、特にバイポーラ素子と
Ｃ−ＭＯ８素子とがモノリシックな基板上に集積された
論理回路レベル変換回路ＫＩ＆する。

〔従来の技術〕

従来、この種の論理振幅変換回路としては、Ｃ−ＭＯ８
論理回路の信号を抵抗器によって構成された減衰回路を
通して適正振幅にした後、バイポーラトランジスタによ
って構成されたエミ、り結合論理回路（以下ＥＣＬ回路
という）に接続する第３図に示すような回路が公知であ
る。

一般にＣ−ＭＯ８論理回路では、ＯＶから電源電圧近く
までの値を論理振幅として持つが、ＥＣＬ回路の論理振
幅は数百ｍＶ程度である。そのため、ＥＣＬ回路の入力
端子ｌから入力する入力信号を抵抗器１１．１２で構成
された減衰器によシ振幅を減衰させている。

しかし、減衰後の信号は直流成分を有するためこれを結
合コンデンサ２０により交流成分のみとし、さらにトラ
ンジスタ６．７とその負荷となる抵抗９．１０と定電流
源８を含み、互いに逆相となる出力が端子３，４から得
られるＥＣＬ回路に対して、適切なバイアス電圧を抵抗
１４．１５および抵抗１６．１７で与えている。

〔発明が解決しようとする問題点〕

前述した従来のレベル変換回路は、減衰回路に加えて結
合コンデンサを必要とする。結合コンデンサは、通過す
る論理振幅の速度が高ければ集積回路内に作シ込める値
すなわちピコファラッド程度のものでよいが、速度が低
くなると、実用上集積不可能な大容量のコンデンサを必
要とすることになり、結果的に集積回路の外部部品で結
合コンデンサをまかなうことになシ、集積回路の端子数
と周辺部品との増加という不都合が生じる。また、内部
に集積可能な場合でも、容量値が大きいとチップ面積が
増大し、したがって集積度が低くなってしまうという欠
点がある。

また、ＥＣＬ回路への入力の信号は、ｃ−Ｍ。

Ｓ回路の出力の容量やＥＣＬ回路の入力のトランジスタ
の容量等により、立ち上が９．立ち下が９時間が遅くな
る。このような波形を入力とすると、ＥＣＬ回路の出力
の波形が遅くなったシ、または誤動作の原因ともなり好
ましくない。

上述した従来のレベル変換回路に対し本発明は、結合コ
ンデンサを必要とせず、よシ立ち上がり。

立ち下がりのするどい信号を得ることができるという独
創的内容を有する。

〔問題点を解決するための手段〕

本発明のレベル変換回路は、Ｃ−ＭＯ８）ランジスタと
バイポーラトランジスタと抵抗とが同一半導体基板上に
集積されたモノリシ、りな集積口回路の出力に第１の抵
抗の一端が接続され、他の一端に第２の抵抗と第３の抵
抗とＥＣＬ回路の入力である第１のトランジスタのベー
スとが接続され、第２の抵抗の他の一端は負電源に接続
され、第３の抵抗の他の一端は第２のトランジスタのコ
レクタに接続され、 前記Ｃ−ＭＯ８論理回路の反転出力に第４の抵抗の一端
が接続され、他の一轡に第５の抵抗と第６の抵抗とＥＣ
Ｌ回路の入力である第２．のトランジスタのベースとが
接続され、第５の抵抗の他の一端は負電源に接続され、
第６の抵抗の他の一端は第１のトランジスタのコレクタ
に接続され、第１および第２のトランジスタのエミッタ
は共通で定電流源に接続され、第１および第２のトラン
ジスタのコレクタはそ、れぞれ第１および第２の出力端
子ならびに第７および第８の抵抗を介して正電源に接続
されて構成される。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の第１の実施例の構成を示す回路図で
ある。

第１図を見るに、Ｃ−ＭＯ８回路の出力端子すなわちＥ
ＣＬ回路入力端子１，２から入力した信号は抵抗器１１
−１３によって構成される減衰器によｊ５　Ｃ−ＭＯ８
回路の論理振幅からＥＣＬ回路の論理振幅まで減衰され
る。、また、トランジスタ６０ベースの入力となるこの
入力信号は、抵抗器１２．１３により直流バイアス電圧
を与えられている。すなわち、抵抗器１１−１３の折抗
値を適切に定めることによ５．ＥＣＬ回路に適した論理
振幅を持ち、適当な直流バイアス電圧を持たせることが
できる。

次にトランジスタ６の入力波形について考える。

Ｃ−ＭＯ８回路の出力端子すなわちＥＣＬ回路入力端子
１がロウレベルからハイレベルになろうとしているとす
る。するとトランジスタ６のベースの入力は、ロウレベ
ルからハイレベルになろうとする。トランジスタ７のベ
ースは直流バイアス電圧が与えられており、このときト
ランジスタ６のコレクタハハイレペル、トランジスタ７
のコレクタはロウレベル、である。トランジスタ７のコ
レクタはロウレベルからハイレベルになろうとしておシ
、抵抗１２ｔ−通してトランジスタ６０ペースに接続さ
れてトランジスタ６０ペースがロウレベルからハイレベ
ルになろうとするとトランジスタ７のコレクタの電位も
上がり抵抗１２ｔ−通して正帰還がかかる。このためト
ランジスタ６０ペースの入力波形は立ち上がりが早くな
る。波形の立ち下が９時についても同様である。

したがって、トランジスタ６０ペースの入力波形は、従
来より立ち上がり、立ち下がりの鋭い波形を得ることが
できる。

第２図は本発明の第２の実施例の構成を示す回路図であ
る。

第２の実施例は、第１−に示した第１の実施例の構成に
おいて、トランジスタ６．７０ペース入力をトランジス
タ１７，１８のベースにも入力し、正帰還をかけるトラ
ンジスタと出力を取シ出すトランジスタとを別にしたも
のである。なお、本実施例の動作は第１の実施例と基本
的に同じであるが、出力端子３，４の電圧は正帰還をか
けることによる影ＩＩ！［ｔ−考えずに設定することが
できる。

〔発明の効果〕

以上説明したように本発明は、Ｃ−ＭＯ８論理回路の出
力に結合コンデンサ無しでレベルシフト回路を構成でき
、しかもＥＣＬ回路の入力信号は立ち上が９．立ち下が
りの急峻な波形を得ることができ、したがってＣ−ＭＯ
８回路の出力とＥＣＬ回路の出力間との遅れ時間を少な
くすることができる。また、ＥＣＬ回路の入力波形の立
ち上が９、立ち下が９が鈍く、誤動作の可能性があった
従来例より改善されている。また、結合；ンデンサなし
で構成できるので、集積度が向上するという効果がある
。さらに正帰還は抵抗１２及び１５を通して立上り、立
下り側に対称にかけておシ、立ち上がり時も立ち下がり
時も両方、波形を対称にするどくするため、入力パルス
とデユーティの等しい出力波形が得られるという効果が
ある。

【図面の簡単な説明】

従来の技術によるレベル変換回路の構成の一例を示す回
路図。 １．２・・・・・・ＥＣＩ、回路入力端子、３，４・・
・・・・ＥＣＬ回路回路入力端子・・・・・・電源、６
　ｓ　７　ｔ　１７　ｔ１８°°−−−−）ツンジスタ
、８，１９・・・・・・定電流源、９〜１６・・・・・
・抵抗。 代理人　弁理士　　内　原　　　晋

Claims (1)

1. 【特許請求の範囲】 Ｃ−ＭＯＳトランジスタとバイポーラトランジスタと抵
   抗とが同一半導体基板上に集積されたモノリシックな集
   積回路において、 Ｃ−ＭＯＳトランジスタにより構成されたＣ−ＭＯＳ論
   理回路の出力に第１の抵抗の一端が接続され、他の一端
   に第２の抵抗と第３の抵抗とＥＣＬ回路の入力である第
   １のトランジスタのベースとが接続され、第２の抵抗の
   他の一端は負電源に接続され、第３の抵抗の他の一端は
   第２のトランジスタのコレクタに接続され、 前記Ｃ−ＭＯＳ論理回路の反転出力に第４の抵抗の一端
   が接続され、他の一端に第５の抵抗と第６の抵抗とＥＣ
   Ｌ回路の入力である第２のトランジスタのベースとが接
   続され、第５の抵抗の他の一端は負電源に接続され、第
   ６の抵抗の他の一端は第１のトランジスタのコレクタに
   接続され、第１および第２のトランジスタのエミッタは
   共通で定電流源に接続され、第１および第２のトランジ
   スタのコレクタはそれぞれ第１および第２の出力端子な
   らびに第７および第８の抵抗を介して正電源に接続され
   て成ることを特徴とする半導体集積化されたレベル変換
   回路。