JPH01181556A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01181556A JPH01181556A JP63003554A JP355488A JPH01181556A JP H01181556 A JPH01181556 A JP H01181556A JP 63003554 A JP63003554 A JP 63003554A JP 355488 A JP355488 A JP 355488A JP H01181556 A JPH01181556 A JP H01181556A
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- Japan
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- circuit section
- analog circuit
- circuit part
- analog
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にディジタル・
アナログ混在半導体集積回路装置に関する。
アナログ混在半導体集積回路装置に関する。
（従来の技術〕
従来、ディジタル回路部及びアナログ回路部が混在する
半導体集積回路装置は第２図に示すように、同一半導体
基板１０１上に、ディジタル回路部１１１、アナログ回
路部１１０が形成されており、製造面からはディジタル
回路部１１１の領域とアナログ回路部１１０の領域は選
択酸化（以下ＬＯＧＯ５と称す）１０２によって分離す
ることによって互いの影響を受は難ように施しである。
半導体集積回路装置は第２図に示すように、同一半導体
基板１０１上に、ディジタル回路部１１１、アナログ回
路部１１０が形成されており、製造面からはディジタル
回路部１１１の領域とアナログ回路部１１０の領域は選
択酸化（以下ＬＯＧＯ５と称す）１０２によって分離す
ることによって互いの影響を受は難ように施しである。
また、マスクレイアウト面からはディジタル回路部はデ
ィジタル回路部領域でレイアウトする。１０６はＮチャ
ンネルトランジスタ、１０７はＰチャンネルトランジス
タ、１３０はキャパシタ、１０３はＮつｒ、 Ｂｙ、１
１７，１１８，１２０は入力端子、１２１は出力端子で
ある。
ィジタル回路部領域でレイアウトする。１０６はＮチャ
ンネルトランジスタ、１０７はＰチャンネルトランジス
タ、１３０はキャパシタ、１０３はＮつｒ、 Ｂｙ、１
１７，１１８，１２０は入力端子、１２１は出力端子で
ある。
アナログ回路部はアナログ回路部領域でレイアウトを施
す、１０４はＮチャンネルトランジスタ、１０５はＰチ
ャンネルトランジスタ、１０３はＮウェル、１１４は入
力端子、１１５は出力端子である。ディジタル回路部１
１１とアナログ回路部１１０は点在しないように配置し
、かつディジタル回路部１１．１は電源をＶＤ、１１２
．アナログ回路部１１０は電源をＶＤ、１１３というよ
うにそれぞれ独立した電源を使用しており、接地におい
てもＧＮＤ１１６，１１９を使用し、また共通接地とし
てＧＮＤ１２２を使用している。
す、１０４はＮチャンネルトランジスタ、１０５はＰチ
ャンネルトランジスタ、１０３はＮウェル、１１４は入
力端子、１１５は出力端子である。ディジタル回路部１
１１とアナログ回路部１１０は点在しないように配置し
、かつディジタル回路部１１．１は電源をＶＤ、１１２
．アナログ回路部１１０は電源をＶＤ、１１３というよ
うにそれぞれ独立した電源を使用しており、接地におい
てもＧＮＤ１１６，１１９を使用し、また共通接地とし
てＧＮＤ１２２を使用している。
上述した従来のディジタル・アナログ混在半導体集積回
路装置は先に述べた製造面、レイアウト面からの工夫に
もかかわらず、半導体基板の共通接地ＧＮＤ１２２を使
用しているので、ディジタル回路部１１１のスイッチン
グノイズがアナログ回路部１１０に影響を与え、Ｓ／Ｎ
比の劣化などの悪影響を与えるという欠点がある。
路装置は先に述べた製造面、レイアウト面からの工夫に
もかかわらず、半導体基板の共通接地ＧＮＤ１２２を使
用しているので、ディジタル回路部１１１のスイッチン
グノイズがアナログ回路部１１０に影響を与え、Ｓ／Ｎ
比の劣化などの悪影響を与えるという欠点がある。
本発明の目的は前記問題点を解消した半導体集積回路装
置を提供することにある。
置を提供することにある。
本発明はディジタル回路部及びアナログ回路部が混在す
る半導体集積回路装置において、前記ディジタル回路部
を半導体基板上に形成し、かつ前記アナログ回路部もし
くは前記アナログ回路部の一部を前記半導体基板上に選
択酸化した領域上に形成したことを特徴とする半導体集
積回路装置である。
る半導体集積回路装置において、前記ディジタル回路部
を半導体基板上に形成し、かつ前記アナログ回路部もし
くは前記アナログ回路部の一部を前記半導体基板上に選
択酸化した領域上に形成したことを特徴とする半導体集
積回路装置である。
以下１本発明の一実施例を図により説明する。
第１図（ｊ）において、本発明の半導体集積回路装置は
、ディジタル回路部とアナログ回路部が混在する半導体
集積回路装置において、ディジタル回路部７２を半導体
基板１上に形成し、かつアナログ回路部７１もしくはア
ナログ回路部の一部を半導体基板１上に選択酸化した領
域（ＬＯＧＯ５） ３上に形成したものである。
、ディジタル回路部とアナログ回路部が混在する半導体
集積回路装置において、ディジタル回路部７２を半導体
基板１上に形成し、かつアナログ回路部７１もしくはア
ナログ回路部の一部を半導体基板１上に選択酸化した領
域（ＬＯＧＯ５） ３上に形成したものである。
第１図（ａ）〜（ｊ）は本発明の一実施例を説明する製
造工程順に示した断面図である。
造工程順に示した断面図である。
第１図（ａ）に示すように、まずＰ型半導体基板１上に
熱窒化膜２を成長させ、写真蝕刻技術及びエツチング技
術によってディジタル回路部の能動素子部のみに熱窒化
１ｌＩ２を形成する。
熱窒化膜２を成長させ、写真蝕刻技術及びエツチング技
術によってディジタル回路部の能動素子部のみに熱窒化
１ｌＩ２を形成する。
次に高温において、選択的に半導体基板１の熱窒化膜２
のない領域を酸化して厚い選択酸化膜すなわちＬＯＧＯ
５３を形成し、熱窒化膜２をエツチング除去する（第１
図（ｂ） ）。
のない領域を酸化して厚い選択酸化膜すなわちＬＯＧＯ
５３を形成し、熱窒化膜２をエツチング除去する（第１
図（ｂ） ）。
次に第１図（ｃ）に示すように、写真蝕刻技術によりデ
ィジタル部のＰチャンネル部のホトレジスト４を取り除
き、イオン注入によりＰ（リン）を注入してＮウェル５
を形成する。
ィジタル部のＰチャンネル部のホトレジスト４を取り除
き、イオン注入によりＰ（リン）を注入してＮウェル５
を形成する。
次にホトレジスト４を剥離後、半導体基板１の表面に薄
い酸化膜６を形成し、この後シリコン単結晶を先と同様
に基板表面に成長させ、写真蝕刻技術及びエツチング技
術によってアナログ部の能動素子領域７．８及びキャパ
シタの下層部９及びディジタル部のゲート１０．１１を
形成する（第１図（（１））。
い酸化膜６を形成し、この後シリコン単結晶を先と同様
に基板表面に成長させ、写真蝕刻技術及びエツチング技
術によってアナログ部の能動素子領域７．８及びキャパ
シタの下層部９及びディジタル部のゲート１０．１１を
形成する（第１図（（１））。
次に第１図（ｅ）に示すように、ホトレジスト１５を塗
布した後、写真蝕刻法によってアナログ回路部のＮチャ
ンネル部のソース・ドレイン領域１６．１７゜キャパシ
タの下層部１８．ディジタル回路部のＮチャンネルトラ
ンジスタ領域２２及びＮウェル領域のチャンネルストッ
パ一部２１を開孔し高濃度のＰ（リン）をイオン注入す
る。
布した後、写真蝕刻法によってアナログ回路部のＮチャ
ンネル部のソース・ドレイン領域１６．１７゜キャパシ
タの下層部１８．ディジタル回路部のＮチャンネルトラ
ンジスタ領域２２及びＮウェル領域のチャンネルストッ
パ一部２１を開孔し高濃度のＰ（リン）をイオン注入す
る。
次にホトレジストを剥離後、先に述べた方法と同様にし
てアナログ回路部のＰチャンネル部のソース・ドレイン
領域２６．２７、ディジタル回路部のＰチャンネルトラ
ンジスタ領域２３及びチャンネルストッパ一部２８にＢ
（ボロン）をイオン注入する（第１図■）。
てアナログ回路部のＰチャンネル部のソース・ドレイン
領域２６．２７、ディジタル回路部のＰチャンネルトラ
ンジスタ領域２３及びチャンネルストッパ一部２８にＢ
（ボロン）をイオン注入する（第１図■）。
次に第１図（２）に示すように写真蝕刻技術によりアナ
ログ回路部のＰチャンネルトランジスタ部（３２）を開
孔し、低濃度のＰ（リン）を注入することによって、ア
ナログ回路部のＰチャンネル領域３２を形成する。
ログ回路部のＰチャンネルトランジスタ部（３２）を開
孔し、低濃度のＰ（リン）を注入することによって、ア
ナログ回路部のＰチャンネル領域３２を形成する。
第１図■は同様な方法により低濃度のＢ（ボロン）を注
入することにより、アナログ回路部のＮチャンネル領域
３４を形成した図を示す。
入することにより、アナログ回路部のＮチャンネル領域
３４を形成した図を示す。
次に半導体基板の上面に薄い酸化膜４０を成長させた後
、窒化膜を堆積させ、写真蝕刻技術及びエツチング技術
によりキャパシタを形成する領域のみに窒化膜４１を残
す、そして多結晶シリコンを堆積させて、Ｐ（リン）を
拡散し導電性をもたせた後。
、窒化膜を堆積させ、写真蝕刻技術及びエツチング技術
によりキャパシタを形成する領域のみに窒化膜４１を残
す、そして多結晶シリコンを堆積させて、Ｐ（リン）を
拡散し導電性をもたせた後。
アナログ回路部のゲート４３．４４及びキャパシタ上層
部４２を残して、他の部分はエツチング除去する（第１
図（ｉ））。
部４２を残して、他の部分はエツチング除去する（第１
図（ｉ））。
そして、所望の回路を実現するために、コンタクト工程
、配線工程を経て、電極及び配線を形成して回路を構成
する。回路構成の一例として第１図（ｊ）に示す、これ
はＬＯＣＯ３ａ上に形成した回路をアナログ回路部７１
として、電源はＶＤＤ２５１．接地はＧＮＤ、 ５７で
あり、半導体基板１上に形成した回路をディジタル回路
部７２として電源はνｏｏｔｓｏ、接地はＧＮＤ、 ６
０及びＧＮＤ ７０としてあり、互いに完全に分離しで
ある。 ５４．５８はアナログ回路部７１の入力端子、
５６、５９は出力端子、５３はディジタル回路部７２の
入力端子、６１は出力端子である。
、配線工程を経て、電極及び配線を形成して回路を構成
する。回路構成の一例として第１図（ｊ）に示す、これ
はＬＯＣＯ３ａ上に形成した回路をアナログ回路部７１
として、電源はＶＤＤ２５１．接地はＧＮＤ、 ５７で
あり、半導体基板１上に形成した回路をディジタル回路
部７２として電源はνｏｏｔｓｏ、接地はＧＮＤ、 ６
０及びＧＮＤ ７０としてあり、互いに完全に分離しで
ある。 ５４．５８はアナログ回路部７１の入力端子、
５６、５９は出力端子、５３はディジタル回路部７２の
入力端子、６１は出力端子である。
以上説明したように本発明はディジタル回路部及びアナ
ログ回路部が混在する半導体集積回路装置において、デ
ィジタル回路部を半導体基板上に形成し、かつアナログ
回路部もしくはアナログ回路部の一部を半導体基板上に
選択酸化した領域に形成することにより、電源、接地を
それぞれの回路において独立に設置することが可能にな
り、ディジタル回路部のスイッチングノイズがアナログ
回路部に影響を与えることを防止でき、特性の良いディ
ジタル・アナログ混在半導体集積回路装置が提供できる
効果がある。
ログ回路部が混在する半導体集積回路装置において、デ
ィジタル回路部を半導体基板上に形成し、かつアナログ
回路部もしくはアナログ回路部の一部を半導体基板上に
選択酸化した領域に形成することにより、電源、接地を
それぞれの回路において独立に設置することが可能にな
り、ディジタル回路部のスイッチングノイズがアナログ
回路部に影響を与えることを防止でき、特性の良いディ
ジタル・アナログ混在半導体集積回路装置が提供できる
効果がある。
第１図（ａ）〜（ｊ）は本発明の実施例によるディジタ
ル・アナログ混在半導体集積回路装置の製造工程順に示
す断面図、第２図は従来のディジタル・アナログ混在半
導体集積回路装置を示す断面図である。 １・・・Ｐ型半導体基板 ２・・・熱窒化膜３・
・・ＬＯＣＯ３４，１５，２５，３３・・・ホトレジス
ト５・・・Ｎウェル ６，４０・・・酸化
膜７．８・・・アナログ部の能動素子領域９・・・キャ
パシタの下層部 １０．１１，４３．４４・・・ゲー
ト１９．２６．２９・・・ソース ２０，２７
．３０・・・ドレイン２１．２８・・・チャンネルスト
ッパー２２・・・Ｎチャンネルトランジスタ領域２３・
・・Ｐチャンネルトランジスタ領域３２・・・Ｐチャン
ネル領域 ３４・・・Ｎチャンネル領域４２・・・
キャパシタ上層部 ７１・・・アナログ回路部７２
・・・ディジタル回路部
ル・アナログ混在半導体集積回路装置の製造工程順に示
す断面図、第２図は従来のディジタル・アナログ混在半
導体集積回路装置を示す断面図である。 １・・・Ｐ型半導体基板 ２・・・熱窒化膜３・
・・ＬＯＣＯ３４，１５，２５，３３・・・ホトレジス
ト５・・・Ｎウェル ６，４０・・・酸化
膜７．８・・・アナログ部の能動素子領域９・・・キャ
パシタの下層部 １０．１１，４３．４４・・・ゲー
ト１９．２６．２９・・・ソース ２０，２７
．３０・・・ドレイン２１．２８・・・チャンネルスト
ッパー２２・・・Ｎチャンネルトランジスタ領域２３・
・・Ｐチャンネルトランジスタ領域３２・・・Ｐチャン
ネル領域 ３４・・・Ｎチャンネル領域４２・・・
キャパシタ上層部 ７１・・・アナログ回路部７２
・・・ディジタル回路部
Claims (1)
- １、ディジタル回路部及びアナログ回路部が混在する半
導体集積回路装置において、前記ディジタル回路部を半
導体基板上に形成し、かつ前記アナログ回路部もしくは
前記アナログ回路部の一部を前記半導体基板上に選択酸
化した領域上に形成したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003554A JPH01181556A (ja) | 1988-01-11 | 1988-01-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003554A JPH01181556A (ja) | 1988-01-11 | 1988-01-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181556A true JPH01181556A (ja) | 1989-07-19 |
Family
ID=11560643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003554A Pending JPH01181556A (ja) | 1988-01-11 | 1988-01-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230030975A (ko) * | 2021-08-26 | 2023-03-07 | 현대제철 주식회사 | 철근 이음 용접용 소켓 장치 및 철근 이음 용접 방법 |
-
1988
- 1988-01-11 JP JP63003554A patent/JPH01181556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230030975A (ko) * | 2021-08-26 | 2023-03-07 | 현대제철 주식회사 | 철근 이음 용접용 소켓 장치 및 철근 이음 용접 방법 |
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