JPH01220467A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01220467A JPH01220467A JP63046004A JP4600488A JPH01220467A JP H01220467 A JPH01220467 A JP H01220467A JP 63046004 A JP63046004 A JP 63046004A JP 4600488 A JP4600488 A JP 4600488A JP H01220467 A JPH01220467 A JP H01220467A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にディジタル・
アナログ混在の半導体集積回路装置に関する。
アナログ混在の半導体集積回路装置に関する。
従来、ディジタル・アナログ混在半導体集積回路装置は
第２図に示すように、同一半導体基板１０１上に、ディ
ジタル回路部１２０、アナログ回路部１３０が形成され
ており、製造面においては、ディジタル回路部領域とア
ナログ回路領域は選択酸化法によって分離することによ
り互いの影響を受は難い様に施しである。またマスクレ
イアウト面においては、ディジタル回路はディジタル回
路部領域で、アナログ回路はアナログ回路部領域でレイ
アウトを施し、ディジタル回路部とアナログ回路部が点
在しない様に配置を考慮しており、かつ、ディジタル回
路は電源を■。。１０８．アナログ回路は電源をＶ。Ｄ
１１４というようにそれぞれ独立した電源を使用してい
る。１０２はＬＯＣＯ３，１０３はＮウェル、１０４
、１０６はＰチャンネルトランジスタ、１０５ 、１０
７はＮチャンネルトランジスタ、１１０ 、１１６ 、
１１８はＯＵ １’端子、１０９ 、１１５ 。
第２図に示すように、同一半導体基板１０１上に、ディ
ジタル回路部１２０、アナログ回路部１３０が形成され
ており、製造面においては、ディジタル回路部領域とア
ナログ回路領域は選択酸化法によって分離することによ
り互いの影響を受は難い様に施しである。またマスクレ
イアウト面においては、ディジタル回路はディジタル回
路部領域で、アナログ回路はアナログ回路部領域でレイ
アウトを施し、ディジタル回路部とアナログ回路部が点
在しない様に配置を考慮しており、かつ、ディジタル回
路は電源を■。。１０８．アナログ回路は電源をＶ。Ｄ
１１４というようにそれぞれ独立した電源を使用してい
る。１０２はＬＯＣＯ３，１０３はＮウェル、１０４
、１０６はＰチャンネルトランジスタ、１０５ 、１０
７はＮチャンネルトランジスタ、１１０ 、１１６ 、
１１８はＯＵ １’端子、１０９ 、１１５ 。
１１７はＩＮ端子、１１２ 、１１３ 、１１９はＧＮ
Ｄ端子である。
Ｄ端子である。
上述した従来のディジタル・アナログ混在の半導体集積
回路装置は、先に述べた製造面、レイアウト面からの対
策にもかかわらず、半導体基板の共通接地Ｇ Ｎ Ｄ
１１９を使用しているので、ゲイジタル回路のスイッチ
ングノイズがアナログ回路に影響を与え、Ｓ／Ｎ比の劣
化などの悪影響を与えるという欠点かある。
回路装置は、先に述べた製造面、レイアウト面からの対
策にもかかわらず、半導体基板の共通接地Ｇ Ｎ Ｄ
１１９を使用しているので、ゲイジタル回路のスイッチ
ングノイズがアナログ回路に影響を与え、Ｓ／Ｎ比の劣
化などの悪影響を与えるという欠点かある。
本発明の目的は前記課題を解決した半導体集積回路装置
を提供することにある。
を提供することにある。
上記目的を達成するため、本発明の半導体集積回路装置
においては、ディジタル回路及びアナログ回路か混在す
る１つの半導体集積回路装置において、前記ディジタル
回路は半導体基板上の絶縁分離された領域上に形成し、
前記アナログ回路、もしくは前記アナログ回路の一部は
前記半導体基板上に形成したものである。
においては、ディジタル回路及びアナログ回路か混在す
る１つの半導体集積回路装置において、前記ディジタル
回路は半導体基板上の絶縁分離された領域上に形成し、
前記アナログ回路、もしくは前記アナログ回路の一部は
前記半導体基板上に形成したものである。
以下、本発明の一実施例を図により説明する。
第１図（ｊ）に示すように本発明の半導体集積回路装置
は、ディジタル回路部７１とアナログ回路部７２が混在
する１つの半導体集積回路装置において、ディジタル回
路部７１は半導体基板ｌ上の絶縁分離された領域上に形
成し、アナログ回路部７２もしくは、アナログ回路部７
２の一部は半導体基板上に形成したものである。
は、ディジタル回路部７１とアナログ回路部７２が混在
する１つの半導体集積回路装置において、ディジタル回
路部７１は半導体基板ｌ上の絶縁分離された領域上に形
成し、アナログ回路部７２もしくは、アナログ回路部７
２の一部は半導体基板上に形成したものである。
第１図（ａ）〜（Ｊ）は、本発明の一実施例を説明する
為の製造工程順に示した断面図である。
為の製造工程順に示した断面図である。
第１図（ａ）はＰ型半導体基板１上に熱窒化膜を成長さ
せ、写真蝕刻（以下ＰＲと称す）工程によりアナログ回
路の能動素子部のみに熱窒化膜２を形成した図である。
せ、写真蝕刻（以下ＰＲと称す）工程によりアナログ回
路の能動素子部のみに熱窒化膜２を形成した図である。
次に、高温において酸化を行い選択的に半導体基板の熱
窒化膜２のない領域に厚い酸化膜、ずなわちＬＯＣＯ３
３を形成し、熱窒化膜２をエツチング除去する。これを
第１図（ｂ）に示す。
窒化膜２のない領域に厚い酸化膜、ずなわちＬＯＣＯ３
３を形成し、熱窒化膜２をエツチング除去する。これを
第１図（ｂ）に示す。
第１図（Ｃ）はＰＲ技術により、アナログ回路部のＰチ
ャンネル部のホトレジストを取り除き、Ｎ型不純物のＰ
（リン）をイオン注入技術によって注入し、Ｎウェル５
を形成した図である。
ャンネル部のホトレジストを取り除き、Ｎ型不純物のＰ
（リン）をイオン注入技術によって注入し、Ｎウェル５
を形成した図である。
次に、ホトレジスト４を剥離後、半導体基板表面に薄い
酸化膜６を形成し、この後シリコン単結晶を基板表面に
成長させ、ＰＲ技術及びエツチング技術によってディジ
タル部能動領域７，８及びキャパシタンスの下層部９及
びアナログ部のゲート１０．１１を形成する（第１図（
ｄ））。
酸化膜６を形成し、この後シリコン単結晶を基板表面に
成長させ、ＰＲ技術及びエツチング技術によってディジ
タル部能動領域７，８及びキャパシタンスの下層部９及
びアナログ部のゲート１０．１１を形成する（第１図（
ｄ））。
第１図（ｅ）に示すように、ホトレジスト１５−を塗布
した後、ＰＲ技術によって、ディジタル回路部のＮチャ
ンネル部のソース・ドレイン領域１６．１７、キャパシ
タンスの下層部１８、アナログ回路のＮチャンネル部の
ソース・ドレイン領域１９．２０、及びＮウェル領域の
チャンネルストッパー２１を開孔し、高濃度のＰ（リン
）をイオン注入する。
した後、ＰＲ技術によって、ディジタル回路部のＮチャ
ンネル部のソース・ドレイン領域１６．１７、キャパシ
タンスの下層部１８、アナログ回路のＮチャンネル部の
ソース・ドレイン領域１９．２０、及びＮウェル領域の
チャンネルストッパー２１を開孔し、高濃度のＰ（リン
）をイオン注入する。
次に、ホトレジスト１５の剥離後、ホトレジスト２５を
塗布して先に述べた方法と同様にして、ディジタル回路
部のＰチャンネル部のソース・ドレイン領域２６．２７
、アナログ回路部のＰチャンネル部のソース・ドレイン
領域２９．３０、及びチャンネルストッパー２８にＢ（
ボロン）をイオン注入する（第１図（ｆ））。
塗布して先に述べた方法と同様にして、ディジタル回路
部のＰチャンネル部のソース・ドレイン領域２６．２７
、アナログ回路部のＰチャンネル部のソース・ドレイン
領域２９．３０、及びチャンネルストッパー２８にＢ（
ボロン）をイオン注入する（第１図（ｆ））。
さらに、第１図（（１）に示すように、ホトレジスト３
１を塗布してＰＲ技術によりディジタル回路部のＰチャ
ンネルトランジスタのチャンネル部３２を開孔し、低濃
度のＰ（リン）を注入することによってディジタル回路
部のＰチャンネル領域３２を形成する。
１を塗布してＰＲ技術によりディジタル回路部のＰチャ
ンネルトランジスタのチャンネル部３２を開孔し、低濃
度のＰ（リン）を注入することによってディジタル回路
部のＰチャンネル領域３２を形成する。
第１図（ｈ）に示すように、同様な方法によりホトレジ
スト３３を塗布し、低濃度のＢ（ボロン）を注入するこ
とにより、ディジタル回路部のＮチャンネル領域３４を
形成する。
スト３３を塗布し、低濃度のＢ（ボロン）を注入するこ
とにより、ディジタル回路部のＮチャンネル領域３４を
形成する。
次に半導体基板の上面に薄い酸化膜４０を成長させた後
、♀化膜を堆積させ、ＰＲ技術及びエツチング技術によ
りキャパシタンスを形成する領域のみに窒化ＩＩ！４１
を残す、そして多結晶シリコンを堆積させて、Ｐ（リン
）を拡散し、導電性をもたせた後、ディジタル回路部の
ゲート４３．４４及びギャパシタンス上層部４２を残し
て、他の部分はエツチング除去する（第１図（ｉ））。
、♀化膜を堆積させ、ＰＲ技術及びエツチング技術によ
りキャパシタンスを形成する領域のみに窒化ＩＩ！４１
を残す、そして多結晶シリコンを堆積させて、Ｐ（リン
）を拡散し、導電性をもたせた後、ディジタル回路部の
ゲート４３．４４及びギャパシタンス上層部４２を残し
て、他の部分はエツチング除去する（第１図（ｉ））。
そして、所望の回路を実現する為に、コンタクト工程、
配線工程を経て電極及び配線を形成して回路を構成する
。
配線工程を経て電極及び配線を形成して回路を構成する
。
回路構成の１例として第１図（ｊ）に示す、これはＬＯ
ＣＯ３上に形成した回路をディジタル回路７１として、
電源はＶｏｏ５１、接地はＧ Ｎ Ｄ ５７であり、半
導体基板１上に形成したアナログ回路、及びＬＯＣＯ３
Ｂ上に形成したキャパシタンス７０をアナログ回路７２
とし、電源は■。、５０、接地はＧ Ｎ Ｄ ６０及び
ＧＮＤ１１９としてあり、互いに電源接地が完全に分離
しである。５３．５４．５８はＩＮ端子、５６゜５９、
６１はＯＵ ｌ”端子である。
ＣＯ３上に形成した回路をディジタル回路７１として、
電源はＶｏｏ５１、接地はＧ Ｎ Ｄ ５７であり、半
導体基板１上に形成したアナログ回路、及びＬＯＣＯ３
Ｂ上に形成したキャパシタンス７０をアナログ回路７２
とし、電源は■。、５０、接地はＧ Ｎ Ｄ ６０及び
ＧＮＤ１１９としてあり、互いに電源接地が完全に分離
しである。５３．５４．５８はＩＮ端子、５６゜５９、
６１はＯＵ ｌ”端子である。
尚、絶縁分離において、実施例では選択酸化法によるＬ
ＯＧＯ３で実施したが、他にＳ Ｉ ＭＯＸ法、ＣＶＤ
法等があり、これに限定するものではない。
ＯＧＯ３で実施したが、他にＳ Ｉ ＭＯＸ法、ＣＶＤ
法等があり、これに限定するものではない。
以上説明したように、本発明はディジタル回路及びアナ
ログ回路か混在する１つの半導体集積回路装置において
、ディジタル回路を半導体基板上の絶縁分離された領域
上に形成し、アナログ回路、もしくは、アナログ回路の
一部は、半導体基板上に形成することにより、電′ａ接
地をそれぞれの回路において独立に設けることが可能で
あり、ディジタル回路のスイッチング・ノイズがアナロ
グ回路に影響を与えない、特性の良いディジタル・アナ
ログ混在の半導体集積回路装置が製造できる効果がある
。
ログ回路か混在する１つの半導体集積回路装置において
、ディジタル回路を半導体基板上の絶縁分離された領域
上に形成し、アナログ回路、もしくは、アナログ回路の
一部は、半導体基板上に形成することにより、電′ａ接
地をそれぞれの回路において独立に設けることが可能で
あり、ディジタル回路のスイッチング・ノイズがアナロ
グ回路に影響を与えない、特性の良いディジタル・アナ
ログ混在の半導体集積回路装置が製造できる効果がある
。
第１図（ａ）〜（ｊ）は本発明の実施例によるディジタ
ル・アナログ混在半導体集積回路装置の製造工程を示す
断面図、第２図は従来のディジタル・アナログ混在半導
体集積回路装置の断面［ネ１である。 １・・・Ｐ型半導体基板 ２．４１・・・窒化膜
３・・・ＬＯＧＯ３ ４、１５，２５，３１，３３・・・ホトレジスト５・・
・Ｎウェル −６，４０・・・酸化膜７．
８・・・ディジタル部能動領域 ９・・・キャパシタンス下層部 １０、１１．４３．４４・・・ゲート １Ｇ、 １９．２６．２９・・・ソース１７、２０．２
７．３０・・・ドレイン２１、２８・・・チャンネルス
トッパー３２・・・Ｐチャンネル領域 ３４・・・Ｎチャンネル領域 ４２・・・キャパシタンス上層部 ７０・・・キャパシタンス ７２・・・アナログ回路部 ７１・・・ディジタル回路部 １０４ 、１０６・・・Ｐチャンネルトランジスタ１０
５ 、１０７・・・Ｎチャンネルトランジスタ特許出願
人 日本電気株式会社
ル・アナログ混在半導体集積回路装置の製造工程を示す
断面図、第２図は従来のディジタル・アナログ混在半導
体集積回路装置の断面［ネ１である。 １・・・Ｐ型半導体基板 ２．４１・・・窒化膜
３・・・ＬＯＧＯ３ ４、１５，２５，３１，３３・・・ホトレジスト５・・
・Ｎウェル −６，４０・・・酸化膜７．
８・・・ディジタル部能動領域 ９・・・キャパシタンス下層部 １０、１１．４３．４４・・・ゲート １Ｇ、 １９．２６．２９・・・ソース１７、２０．２
７．３０・・・ドレイン２１、２８・・・チャンネルス
トッパー３２・・・Ｐチャンネル領域 ３４・・・Ｎチャンネル領域 ４２・・・キャパシタンス上層部 ７０・・・キャパシタンス ７２・・・アナログ回路部 ７１・・・ディジタル回路部 １０４ 、１０６・・・Ｐチャンネルトランジスタ１０
５ 、１０７・・・Ｎチャンネルトランジスタ特許出願
人 日本電気株式会社
Claims (1)
- １、ディジタル回路及びアナログ回路が混在する１つの
半導体集積回路装置において、前記ディジタル回路は半
導体基板上の絶縁分離された領域上に形成し、前記アナ
ログ回路、もしくは前記アナログ回路の一部は前記半導
体基板上に形成したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046004A JPH01220467A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046004A JPH01220467A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220467A true JPH01220467A (ja) | 1989-09-04 |
Family
ID=12734926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046004A Pending JPH01220467A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220467A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1078752A3 (en) * | 1999-08-24 | 2001-09-12 | Canon Kabushiki Kaisha | Printhead and printing apparatus using the same |
| JP2002217422A (ja) * | 2001-01-18 | 2002-08-02 | Fuji Electric Co Ltd | 半導体物理量センサ |
| US6525393B1 (en) * | 1995-05-19 | 2003-02-25 | Sgs-Thomson Microelectronics S.A. | Semiconductor substrate having an isolation region |
| WO2010058694A1 (ja) * | 2008-11-19 | 2010-05-27 | ミツミ電機株式会社 | 半導体集積回路装置 |
-
1988
- 1988-02-29 JP JP63046004A patent/JPH01220467A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525393B1 (en) * | 1995-05-19 | 2003-02-25 | Sgs-Thomson Microelectronics S.A. | Semiconductor substrate having an isolation region |
| EP1078752A3 (en) * | 1999-08-24 | 2001-09-12 | Canon Kabushiki Kaisha | Printhead and printing apparatus using the same |
| US6474782B1 (en) | 1999-08-24 | 2002-11-05 | Canon Kabushiki Kaisha | Printhead and printing apparatus using the same |
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| GB2374676A (en) * | 2001-01-18 | 2002-10-23 | Fuji Electric Co Ltd | Semiconductor Physical Quality Sensor |
| GB2374676B (en) * | 2001-01-18 | 2005-03-02 | Fuji Electric Co Ltd | Semiconductor physical quality sensor |
| US6962081B2 (en) | 2001-01-18 | 2005-11-08 | Fuji Electric Co., Ltd. | Semiconductor physical quantity sensor with improved noise resistance |
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| JP2010123736A (ja) * | 2008-11-19 | 2010-06-03 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
| US9000552B2 (en) | 2008-11-19 | 2015-04-07 | Mitsumi Electric Co., Ltd. | Semiconductor integrated circuit device having analog circuit separated from digital circuit using resistive and capacitive element regions |
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