JPH01181565A - Ｍｏｓ型半導体装置の入力保護回路 - Google Patents

Ｍｏｓ型半導体装置の入力保護回路

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JPH01181565A
JPH01181565A JP63003612A JP361288A JPH01181565A JP H01181565 A JPH01181565 A JP H01181565A JP 63003612 A JP63003612 A JP 63003612A JP 361288 A JP361288 A JP 361288A JP H01181565 A JPH01181565 A JP H01181565A
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川原　康夫
Norishige Tanaka
田中　教成
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の入力保護回路に係り、特にＭＯ
Ｓ型集積回路の入力ゲート保護を行なうＭＯＳ型半導体
装置の入力保護回路に関する。
（従来の技術） 半導体集積回路（以下、ＩＣと称する）をパッケージに
封止した後に市場でしばしば問題となることに、Ｅ　Ｓ
　Ｄ　（Ｅ　Ｉｅｃｔｒｏ　　Ｓ　ｔａｔｌｃ　Ｄ　ｉ
ｓｅｈａｒｇｃ）による破壊がある。これは、外部の帯
電した人、機械等の物体がＩＣのピンに触れた時に電荷
がＩＣピンから内部に流れ込み、入力段のゲートに過度
の電圧が加わってゲート破壊に至る現象である。このた
め、何等かの手段を講じてゲートに印加される電圧をク
ランプし、過度のストレスからゲートを保護する必要が
ある。
従来では第１１図の回路図に示すように、入力パッド５
１の近くにダイオードやバイポーラトランジスタ等から
なる保護素子５２を設け、入力段のＭＯＳトランジスタ
５３のゲートに過大電圧が印加されないように保護素子
５２で電圧クランプを行なうようにしている。このよう
に従来回路の場合には保護素子を入力パッドの近くに設
けるようにしている。その理由は保護素子がラッチアッ
プの発生源になる等、内部に悪影響を与える恐れがある
からである。従って、保護素子は内部回路から極力距離
を離し、悪影響を与えないようにしている。
ところが、保護すべき入力ゲートの酸化膜が十分に厚い
場合には、従来の保護回路でも充分な効果を得ることが
できた。しかし、最近のゲート酸化膜の薄膜化に従い、
従来の保護回路だけでは不十分な場合がでてきた。例え
ば、上記従来回路において保護素子５２としてチャネル
幅が５００μｍ。
ソース、ド、レイン拡散領域の間隔が２，４μｍのアル
ミフィールドトランジスタ（バイポーラトランジスタと
等価）を使用し、入力段のＭＯＳトランジスタ５３のゲ
ート酸化膜厚を２５０人とした場合、アルミフィールド
トランジスタにおけるｐｎ接合のブレークダウン電圧は
１５Ｖ程度になる。
従って、入力ゲートに加わる電界は高々６ＭＶ／ｃｍで
あり、本来ならばこの程度の電圧でクランプすればゲー
ト破壊には至らない。
しかしながら、ＥＳＤ評価法も最近では従来のＥＩＡＪ
規格からｍｉミノ格に代わりつつあり、このｍ１ｉ７規
格の評価条件（１００ｐＦ。
１．５にΩ）で上記従来の保護回路を評価したところ、
±１４００Ｖでゲート破壊が起こった。前記のように、
正極性方向では６ＭＶ／ｃｍ、負極性方向ではこれより
もはるかに低い電界がかかり、破壊に至るわけがないの
に、実際には正、負両極性方向ともゲート破壊が起こっ
ている。この原因は必ずしも正確には解明されていない
が、内部のインダクタンス成分の影響であると思われる
。
ＩＣ内部では入力パッド付近に設けられた保護素子から
内部回路（入力段ゲート）までの間には通常、数ｍｍの
距離のアルミニウムによる配線が存在している。そして
、この配線には図示するように例えば数１０ｎＨ程度の
インダクタンス成分りが存在している。
いま、第１１図回路の入力パッド５１にＥＳＤストレス
が印加され、第１２図（ａ）に示すような高電位が入力
された時、保護索子５２が設けられているノード付近の
電位は第１２図（ｂ）に示すようにそのブレークダウン
電圧ｖ１にクランプされる。ところが、このような急激
な電位変化が起こった時には上記インダクタンス成分り
の影響で入力ゲート付近のノードの電位は第１２図（Ｃ
）に示すように激しく振動する。このため、入力ゲート
に印加される電圧が、保護素子でクランプされる電圧よ
りも一時的に高くなり、この時にゲート酸化膜にかかる
ストレスによってゲート破壊が起こる。
このような対策として考えられるのは、内部回路の電位
が振動しないようにすることである。そのためには第１
３図もしくは第１４図の回路図に示すように、多結晶シ
リコン層からなる入力保護抵抗Ｒを挿入することにより
、寄生的に生じている容量ＣとでＣＲラフイル回路を構
成し、このフィルタ回路で上記の振動を吸収するもので
ある。
従来、入力保護としてよく使用されていた多結晶シリコ
ン層による抵抗と保護ダイオードとの組合わせはこの方
式に相当する。しかしながら、多結晶シリコン層からな
る入力保護抵抗はＥＳＤストレスに対しては弱く、また
、振動の吸収をより効率的に行なわせるためにその抵抗
値を大きくすると通常の信号印加時における遅延時間が
増大し、メモリＩＣ等ではアクセスタイムが遅れる原因
となる。
次に考えられることは、保護素子を入力ゲートの付近に
設けることである。この保護素子から入力ゲートに至る
までの経路にインダクタンス成分がなく、入力電位をそ
こでクランプできるならばゲートに過度なストレスが加
わることはない。しかし、この保護素子では大電流を流
す７聾があり、この保護素子が内部回路のすぐ近くに存
在すると前記のようにこれがラッチアップの発生源にな
る等、内部に悪影響を及ぼすことになる。
（発明が解決しようとする課題） このように従来ではゲート酸化膜が薄膜化されるに従い
、ＭＯＳ型半導体装置における入力保護を効果的に行な
うことができないという問題点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、今後のゲート酸化膜の薄膜化に対応
し、十分に高いＥＳＤ耐圧を有するＭＯＳ型半導体装置
の入力保護回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のＭＯＳ型半導体装置の入力保護回路では、入
力パッドの近傍に過大入力電位をクランプするための第
１の保護素子を設けると共に、入力段のＭＯＳトランジ
スタのゲートの近傍にも第２の保護素子を設け、上記″
ａ１の保護素子を経由した入力電位を入力段のＭＯＳト
ランジスタのゲートに供給する配線をアルミニウムによ
って構成するようにしている。
また、入力段のＭＯＳトランジスタのゲートと第２の保
護素子とをアルミニウムによる配線で接続するようにし
ている。しかもその距離は２００μｍ以内にされている
。
（作用） この発明の入力保護回路では、入力パッドの近傍には従
来回路の場合と同様に保護素子を設けることにより入力
パッドに印加される過大電圧をクランプし、さらに入力
段のＭＯＳトランジスタのゲートの近傍にも保護素子を
設けることにより、インダクタンス成分の影響で入力ゲ
ート付近のノードに発生する電位振動を吸収するように
している。ここで、入力段のＭＯＳトランジスタのゲー
トの近傍に設けられた葆護素子では小さな電位振動を吸
収するだけであるため、ラッチアップの発生源になる等
、内部に悪影響を与える恐れはない。
また、入力段のＭＯＳトランジスタのゲートと第２の保
護素子とをアルミニウムによる配線で接続するようにし
ており、その距離が２００μｍ以内にされているので、
両者間にはほとんどインダクタンス成分が存在せず、第
２の保護素子付近では電位振動が発生することはない。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の入力保護回路の一実施例の構成を示
す回路図である。図において、入力パッド１１の近傍に
は第１の保護素子としてのアルミフィールドトランジス
タ１２の一端（コレクタ側）が接続されており、このト
ランジスタ１２の他端（エミッタ側）はアース電位Ｖ９
Ｓに接続されている。
さらに上記入力パッドｌｌにはアルミニウムによって構
成された配線１３を介して入力段のＭＯＳトランジスタ
１４のゲートが接続されている。さらに、このトランジ
スタ１４のゲートの近傍には第２の保護素子としてのｐ
ｎ接合ダイオード１５のカソードが接続されており、こ
のダイオード１５のアノードはアース電位ＶＳＳに接続
されている。なお、上記アルミニウムによる配線１３に
は従来の場合と同様にインダクタンス成分りが存在して
いる。
このような構成において、入力パッド１１が接続されて
いるＩＣの入力ピン（図示せず）にＥＳＤによるストレ
スが加わった場合、注ぎ込まれたエネルギーの大半はア
ルミフィールドトランジスタ１２を介してアース電位に
放電される。この点については前記第１１図の従来回路
と同様である。そして、従来回路におけるゲート破壊の
原因は、前記のようにインダクタンス成分りの存在によ
って発生する、エネルギーこそ小さいが非常に高い電圧
ストレスが入力段のＭＯＳトランジスタ１４のゲート酸
化膜にかかることである。
この実施例回路では、上記ＭＯＳトランジスタ１４のゲ
ートの近傍にも保護素子としてのｐｎ接合ダイオード１
５が設けられている。このため、従来ではＭＯＳトラン
ジスタのゲートにそのまま加わっていた電圧がこのダイ
オード１５によってクランプされるので、このトランジ
スタ１４のゲート酸化膜が薄膜化され、極めて薄くされ
ていても、ゲート破壊が起こる恐れはない。すなわち、
この実施−例によればＥＳＤ耐圧の向上を図ることがで
きる。
第２図は上記実施例の第１の変形例の構成を示す回路図
である。上記第１の実施例回路では入力バッド１１の近
傍に設けられる第１の保護素子としてアルミフィールド
トランジスタ１２を用いる場合について説明したが、こ
の変形例回路の場合には、正極性の高電圧をクランプす
るためのｐｎ接合ダイオード１’６を配線１３とアース
電位ＶＳＳとの間に接続すると共に、負極性の高電圧を
クランプするためのｐｎ接合ダイオード１Ｂを配線１３
と電源電位ｖｃｃとの間に接続することにより、正、負
両極性の高電圧をクランプするようにしたものである。
第３図は上記実施例の第２の変形例の構成を示す回路図
である。この変形例回路の場合には、第１図の実施例回
路に対して負極性の高電圧をクランプするためのアルミ
フィールドトランジスタ１８を追加するようにしたもの
である。このように第１の保護素子としては種々のもの
を使用することができる。
第４図は上記実施例の第３の変形例の構成を示す回路図
である。上記第１の実施例回路では入力段のＭＯＳトラ
ンジスタ１４のゲートの近傍に設けられる第２の保護素
子としてｐｎ接合ダイオード１５を用いる場合について
説明したが、この変形例回路の場合には、ソース、ドレ
インが上記配線１３に接続されたＭＯＳトランジスタ１
９を用いるようにしたものである。なお、このトランジ
スタ１９のゲートはアース電位ＶＳＳに接続されている
。
前記ｐｎ接合ダイオード１５を用いた場合のクランプ電
圧はその接合のブレークダウン電圧となるが、この変形
例回路のようにＭＯＳトランジスタを用いた場合のクラ
ンプ電圧はサーフエースブレークダウン電圧となる。一
般にＭＯＳトランジスタにおけるサーフエースブレーク
ダウン電圧はｐｎ接合のブレークダウン電圧よりも小さ
いため、第２の保護素子としてＭＯＳトランジスタ１９
を用いたときにはゲート酸化膜に加わる電圧ストレスを
より低Ｆさせることができる。
第５図は上記実施例の第４の変形例の構成を示す回路図
であり、上記第４図の変形回路におけるＭＯＳトランジ
スタ１９のゲートを電源電位ＶＣＣに接続するようにし
たものである。このようにＭＯＳトランジスタ１９のゲ
ートを電源電位ＶＣＣに接続することにより、電圧スト
レスの印加時にはゲートが仮想接地となり、通常の信号
電圧が印加される動作時のサーフエースブレークダウン
電圧よりも低いサーフエースブレークダウン電圧を得る
ことができる。このように第２の保護素子としても種々
のものを使用することができる。
第６図は上記第４図及び第５図の変形例回路でそれぞれ
使用されるＭＯＳトランジスタ１９の素子構造を示す断
面図である。ｐ型の半導体領域２０上にはソース、ドレ
インとなるｎ＋型領領域２＋　２２が形成されており、
この両頭域は前記配線１３に共通に接続されている。ま
た、上記ｎ十型領域２１．２２相互間のチャネル領域上
にはゲート２３が形成されており、このゲート２３はア
ース電位ＶＳＳもしくは電源電位ｖｃｃに接続される。
第７図は上記実施例回路及び各変形例回路の入力パッド
に対して高電圧を印加した時の破壊率（％）を従来回路
と比較して示す特性図である。
図中の特性ａは前記第１３図に示す従来回路において、
多結晶シリコン層による抵抗Ｒの幅が２０μｍでその値
が２００Ω、インダクタンス成分りの値が２０ｎＨ，保
護素子５２としてチャネル幅が５００μｍ１拡散領域の
間隔が２．４μｍのアルミフィールドトランジスタを使
用した場合のものである。この場合に破壊が起こるのは
多結晶シリコン層による抵抗Ｒであり、その耐圧は±１
００ＯＶと最も低い。図中の特性すは前記第１１図に示
す従来回路の保護索子５２としてチャネル幅が５００μ
ｍ１拡散領域の間隔が２．４μｍのアルミフィールドト
ランジスタを使用した場合のものである。この場合に破
壊されるのは入力段トランジスタ５３のゲート酸化膜で
あり、その耐圧は±１４００Ｖと特性ａの次に低い。図
中の特性Ｃは前記第１１図に示す従来回路の保護索子５
２としてチャネル幅が３００μｍ１拡散領域の間隔が２
．４μｍのアルミフィールドトランジスタとチャネル幅
が１００μｍ１拡散領域の間隔が２．４μｍのアルミフ
ィールドトランジスタとを使用し、その間に拡散抵抗を
配置した場合のものである。この場合にも破壊されるの
は入力段トランジスタ５３のゲート酸化膜であり、その
耐圧は±２０００Ｖと特性すの次に低い。
これに対して図中の特性ｄは第２の保護素子として前記
第５図に示すＭＯＳトランジスタ１９を用いたこの発明
回路の場合のものである。なお、第１の保護素子である
アルミフィールドトランジスタ１１のチャネル幅及び拡
散領域の間隔は、特性ａ及びｂの場合と同様に５００μ
ｍ　ｓ　２　、４μｍとした。この場合の耐圧は±３０
００Ｖ以上あることが確認された。このようにこの発明
回路によればＥＳＤ耐圧を従来よりも大幅に改善するこ
とができる。
第８図は上記実施例の入力保護回路を実際にＣＭＯＳ−
ＩＣ内に形成した場合の、一つの入力パッドに関係した
部分のみを抽出して示すパターン平面図である。図中の
３０はアルミニウムで構成された入力パッドである。こ
の入力パッド３０はアルミニウムによる配線３１を経由
して第１の保護素子としての前記アルミフィールドトラ
ンジスタ１２に接続されている。このアルミフィールド
トランジスタ１２の拡散領域はｎ型である。
さらに上記配線３１はその上部に図示しない他の配線を
通過させる必要があるため、ジャンパー配線としての多
結晶シリコン層による配線３２を介して内部回路のアル
ミニウムによる配線３３と接続されている。また、この
配線３３はガードリング領域３４で囲まれた回路ブロッ
ク３５内で入力段トランジスタとしてのＰチャネルＭＯ
８トランジスタ（図示せず）のゲートとなる多結晶シリ
コン層３Ｂと接続されており、さらにガードリング領域
３７で囲まれた回路ブロック３８内で入力段トランジス
タとしてのＮチャネルＭＯＳトランジスタ（図示せず）
のゲートとなる多結晶シリコン層３９と接続されている
。さらに上記回路ブロック３８内では、アルミニウムに
よる配線３３が第２の保護素子である前記ダイオード１
５のカソードとなるｎ型拡散領域４０と接続されている
。ここで、このｎ型拡散領域４０と上記多結晶シリコン
層３［１，３９との間の配線３３の距離は高々２００μ
ｍ以内であり、かつ配線３３がアルミニウム°で構成さ
れているので両者間にはほとんどインダクタンス成分が
存在せず、ＭＯＳトランジスタのゲートに電位振動が伝
わることはない。
また、ダイオード１５のカソードとなる上記ｎ型拡散領
域４０の面積は１０μｍ２以下と非常に小さいため、ラ
ッチアップ特性の悪化はほとんど無い。
第９図はこの発明の他の実施例による構成を示す回路図
である。この実施例回路では第１の保護素子としてのア
ルミフィールドトランジスタ１２と第２の保護素子とし
てのダイオード１５との間の配線１３の途中に抵抗Ｒを
挿入するようにしたものである。抵抗Ｒの値は２００Ω
以上にされ、この抵抗Ｒを挿入することによって前記第
１３図もしくは第１４図に示す従来回路の場合と同様に
ＣＲフィルタ回路による振動の吸収機能が新たに付加さ
れている。
第１０図はこの発明のさらに他の実施例による構成を示
す回路図である。この実施例回路では入力バッドＵと第
１の保護素子としてのアルミフィールドトランジスタ１
２との間に上記抵抗Ｒを挿入するようにしたものである
。この場合にも上記抵抗Ｒの値は２００Ω以上にされ、
この抵抗Ｒを挿入することによってＣＲフィルタ回路に
よる振動の吸収機能が新たに付加されている。
〔発明の効果］ 以上説明したようにこの発明によれば、入力段のＭＯＳ
トランジスタのゲートの近傍にも保護素子を設けるよう
にしたので、ゲート酸化膜のＥＳＤ耐圧は±３０００Ｖ
以上と従来よりも大幅に向上した。
また、入力段のＭＯＳトランジスタのゲートの近傍に設
けられる保護素子の面積を十分に小さくしても効果があ
るため、°ラッチアップ特性が悪化する恐れもない。
【図面の簡単な説明】
第１図はこの発明の入力保護回路の一実施例の構成を示
す回路図、第２図は上記実施例の第１の変形例の構成を
示す回路図、第３図は上記実施例の第２の変形例の構成
を示す回路図、第４図は上記実施例の第３の変形例の構
成を示す回路図、第５図は上記実施例の第４の変形例の
構成を示す回路図、第６図は上記第４図及び第５図の変
形例回路でそれぞれ使用されるＭＯＳトランジスタの素
子構造を示す断面図、第７図は上記実施例回路及び各変
形例回路の破壊率を従来回路と比較して示す特性図、第
８図は上記実施例の入力保ａ回路のパターン平面図、第
９図はこの発明の他の実施例による構成を示す回路図、
第１０図はこの発明のさらに他の実施例による構成を示
す回路図、第１１図は従来回路の回路図、第１２図は上
記従来回路の主要部の電位波形図、第１３図及び第１４
図はそれぞれ上記とは異なる従来回路の回路図である。 １１・・・入力パッド、１２・・・アルミフィールドト
ランジスタ（第１の保護素子）、１３・・・配線、１４
・・・入力段のＭＯＳトランジスタ、１５・・・ｐｎ接
合ダイオ−トート（第２の保護素子）、Ｌ・・・インダ
クタンス成分、Ｒ・・・抵抗。 第１　図 第２図 第３図 第４図 第５図 □帥１１１１か（Ｖ） 第７図 第１０図 第８図 第１１図 第１２図

Claims (1)

  1. 【特許請求の範囲】 １、入力パッドと、 上記入力パッドの近傍に設けられ過大入力電位をクラン
    プするための第１の保護素子と、 上記第１の保護素子を経由した入力電位を入力段のＭＯ
    Ｓトランジスタのゲートに供給するアルミニウムによっ
    て構成された配線と、 上記入力段のＭＯＳトランジスタのゲートの近傍に設け
    られ過大入力電位をクランプするための第２の保護素子
    と を具備したことを特徴とするＭＯＳ型半導体装置の入力
    保護回路。 ２、前記入力段のＭＯＳトランジスタのゲートと前記第
    ２の保護素子とがアルミニウムによって構成された配線
    で接続されている請求項１記載のＭＯＳ型半導体装置の
    入力保護回路。 ３、前記入力段のＭＯＳトランジスタのゲートと前記第
    ２の保護素子との間に設けられた配線の距離が２００μ
    ｍ以内である請求項２記載のＭＯＳ型半導体装置の入力
    保護回路。
JP63003612A 1988-01-11 1988-01-11 Ｍｏｓ型半導体装置の入力保護回路 Expired - Lifetime JPH07105446B2 (ja)

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JP63003612A JPH07105446B2 (ja) 1988-01-11 1988-01-11 Ｍｏｓ型半導体装置の入力保護回路
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