JPH01183718A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にＭＯＳ型の半導体装置
に関する。

〔従来の技術〕

半導体装置技術はＭＯ３型半導体特にＭＯ３型ダイナミ
ックメモリの進化と共同歩調をとってきたと考えられる
。昨今２５６にビットＤＲＡＭからＩＭビットＤＲＡＭ
、さらｃ”−４ＭビットＤＲＡＭへと微細加工はもちろ
ん高速化のためトランジスタのゲート絶縁酸化膜を薄く
する方法が進展している。

ナイダミックメモリでは５■単一電源が世界の統一的規
格となっており多くの半導体装置も５ｖ単一電源の規格
である。このような半導体装置の電源電圧の絶縁最大定
格は７Ｖとなっている。

絶縁最大定格を保証するため検査は、例えば電源電圧１
０■で実施することが行なわれる。

この場合、絶縁酸化膜厚が２００人ならばこの絶縁酸化
膜は５ＭＶ／口耐電圧を必要とする。正常な絶縁酸化膜
は１０　Ｍ　Ｖ　／　ｃｍの耐電圧があるが工場での生
産工程における膜厚、膜質等のばらつきを考慮したり、
半導体装置に課せられる信頼性寿命を考慮すればあまり
余裕のある膜厚とは言えない。

ＭＯ９型トランジスタは酸化膜厚が薄いほど高速でスイ
ッチングできるが、従来の半導体装置の技術では２００
Å以下の絶縁膜は使用できず、従って高速化が困難であ
る。

また微細加工技術が進み、半導体装置の電源に供給され
る電圧も低下してくることが考えられる。

その際、電源電圧変動で絶対最大定格を越える電圧にな
ることが考えられ、その場合トランジスタのゲート酸化
膜の破壊が懸念される。また、微細加工がより必要とさ
れるためジャンクション耐圧も低下し、ジャンクション
破壊も懸念される。

このような状況にあって、従来の半導体装置は、外部か
らの電源電圧がそのまま印加される構成となっていた。

〔発明が解決しようとする問題点〕

上述した従来の半導体装置は、微細加工技術が進展し生
産工程における膜厚、膜質等のばらつきが避けられない
状況にあって、外部からの電源電圧がそのまま印加され
る構成となっているので、電源電圧の変動等を考慮した
耐電圧を保証するために、歩留りが低下するという欠点
があった。

本発明の目的は、耐電圧を保証しかつ歩留りの向上をは
かることができる半導体装置を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体装置は、少なくとも１つの外部制御端子
及び出力端を備え、前記外部制御端子に所定の電圧が印
加されたときに前記出力端の１つを選択して所定の電圧
を出力する選択回路と、対応する前記出力端と接続する
少なくとも１つの制御端子を備え、これら制御端子に電
圧が印加されていないときは内部回路に外部からの電源
電圧をそのまま供給し、前記制御端子の１つに所定の電
圧が印加されたときはその制御端子に対応する電圧を越
えない電源電圧を前記内部回路へ供給する電源電圧制御
回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図で″ある。

選択回路１は、２つの外部制御端子’ｒｏ、。

ＴＯ２及び３つの出力端を備え、これら外部制御端子Ｔ
ｏ、、Ｔｏ２に所定の電圧が印加されたときに３つの出
力端のうちの１つを選択して所定の電圧を出力する。ま
た、外部制御端子ＴＯ１゜Ｔ０２に所定の電圧が印加さ
れないときは３つの出力端何れも選択されずこれらに所
定の電圧が出力されない。

電源電圧制御回路２は、直列接続されたトランジスタＱ
ｌ〜Ｑ８、トランジスタＱ１〜Ｑ５と直列接続されたト
ランジスタＱ９、及びトランジスタＱ１〜Ｑ６と直列接
続されたトランジスタＱｒ。

と、トランジスタＱ８〜Ｑ１ｏのゲート及び選択回路１
の３つの出力端をそれぞれ対応して接続する制御端子Ｔ
１〜Ｔ３とを備え、制御端子Ｔ、〜Ｔ３に所定の電圧が
印加されていないときはトランジスタＱ８〜ＱＩＯがオ
フとなり外部からの電源電圧をそのまま内部回路３へ供
給し、制御端子Ｔ、〜Ｔ３の１つに所定の電圧が印加さ
れたときはその制御端子に接続されたトランジスタ（Ｑ
ｓ〜Ｑ１ｏ）がオンとなりその制御端子に対応する電圧
を越えない電源電圧を内部回路３へ供給する。

例えば、トランジスタＱ１〜Ｑ７の閾値電圧が１■で、
外部制御信号Φ１．Φ２により制御端子Ｔ２が選ばれて
これに所定の電圧が印加されると、トランジスタＱｌｏ
がオンとなり、内部回路３に対し、６Ｖを越えない電源
電圧が供給される。

即ち、外部制御信号Φｌ、Φ２によって、４種類の電源
電圧を内部回路３へ供給することができる。

従って、バーンインテスト等のように高い電源電圧でテ
ストするときには外部制御信号Φ、。

Φ２に電圧を印加しないでトラジスタＱ８〜Ｑ１゜を共
にオフとし、通常の使用状態では、内部回路３の耐電圧
が比較的に低いものに対しては外部制御信号Φ１．Φ２
により制御端子Ｔ３を選択してこれに所定の電圧を印加
し、トランジスタＱ９をオンにして内部回路３に５Ｖよ
り高い電源電圧が供給されないようにすることができる
ので、従来耐電圧不良とされたものに対しても所定の耐
電圧を保証することができ、歩留りの向上をはかること
ができる。

第２図は本発明の第２の実施例の示す回路図である。

この実施例は、外部制御信号（Φ１）及び　電源電圧制
御回路２Ａの制御端子（Ｔ＋）をそれぞれ１つとした、
より簡略化された例である。

更に単純化した実施例として、単に所定の電圧より高く
ならないように電源電圧を内部回路３へ供給するような
場合には、第２図に示された直列接続のトランジスタ（
Ｑ　ｒ〜Ｑ７）の数を最大電圧に対応する数とし、トラ
ンジスタＱ８を短絡すればよい。

〔発明の効果〕

以上説明したように本発明は、外部制御信号により内部
回路へ供給される電源電圧が所定の電圧より高くならな
いように制御する構成とすることにより、内部回路の耐
電圧特性に適合させて電源電圧の最大値を制御すること
ができ耐電圧特性を保証しかつ歩留りの向上をはかるこ
とができる効果がある。

また、外部制御端子に電圧を印加しないで、外部からの
電源電圧がそのまま内部回路へ供給されるようにするこ
とができるので高い電源電圧を印加し、より高信頼度を
得るための試験や加速試験を行うことができる効果もあ
る。

２の実施例を示す回路図である。

１・・・選択回路、２，２Ａ・・・電源電圧制御回路、
３・・・内部回路、Ｑ１〜Ｑ＋ｏ・・・トランジスタ、
Ｔ。

〜Ｔ３・・・制御端子、’ｒｏ、、’ｒｏ２・・・外部
制御端子。

Claims (1)

【特許請求の範囲】
1. 　少なくとも１つの外部制御端子及び出力端を備え、前
   記外部制御端子に所定の電圧が印加されたときに前記出
   力端の１つを選択して所定の電圧を出力する選択回路と
   、対応する前記出力端と接続する少なくとも１つの制御
   端子を備え、これら制御端子に電圧が印加されていない
   ときは内部回路に外部からの電源電圧をそのまま供給し
   、前記制御端子の１つに所定の電圧が印加されたときは
   その制御端子に対応する電圧を越えない電源電圧を前記
   内部回路へ供給する電源電圧制御回路とを有することを
   特徴とする半導体装置。