JPH06201765A - 集積回路素子のテスト方法 - Google Patents
集積回路素子のテスト方法Info
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- JPH06201765A JPH06201765A JP5214135A JP21413593A JPH06201765A JP H06201765 A JPH06201765 A JP H06201765A JP 5214135 A JP5214135 A JP 5214135A JP 21413593 A JP21413593 A JP 21413593A JP H06201765 A JPH06201765 A JP H06201765A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
- G01R31/3161—Marginal testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 各々が特定のチャネル長を有する１個以上の
電子素子を有する集積回路素子のテスト方法を提供する
こと。 【構成】 ある電圧を集積回路に供給し、集積回路素子
に供給されるこの電圧を、チャネル長の関数として制御
する。一実施例では、集積回路素子に供給される電圧
が、１個以上の電子素子の最短のチャネル長の関数とし
て提供される。
電子素子を有する集積回路素子のテスト方法を提供する
こと。 【構成】 ある電圧を集積回路に供給し、集積回路素子
に供給されるこの電圧を、チャネル長の関数として制御
する。一実施例では、集積回路素子に供給される電圧
が、１個以上の電子素子の最短のチャネル長の関数とし
て提供される。
Description
【０００１】
【産業上の利用分野】本発明は一般に集積回路素子に関
し、特に、素子内に潜在的欠陥が存在するか、或いは素
子が目的通りに機能し、信頼性を有するかを判断するた
めの、集積回路素子のテスト方法に関する。
し、特に、素子内に潜在的欠陥が存在するか、或いは素
子が目的通りに機能し、信頼性を有するかを判断するた
めの、集積回路素子のテスト方法に関する。
【０００２】
【従来の技術】集積回路素子産業は、信頼性のある集積
回路素子の必要性を長年認識してきている。従って、集
積回路素子は、それが潜在的欠陥及びそれ以外の何らか
の欠陥を含んでいるかどうかを判断するためにテストさ
れる。従来、こうした集積回路素子などの素子テストに
おいて、動的電圧選別（dynamic voltage screen）が使
用されてきた。
回路素子の必要性を長年認識してきている。従って、集
積回路素子は、それが潜在的欠陥及びそれ以外の何らか
の欠陥を含んでいるかどうかを判断するためにテストさ
れる。従来、こうした集積回路素子などの素子テストに
おいて、動的電圧選別（dynamic voltage screen）が使
用されてきた。
【０００３】動的電圧選別は、長年、素子の電圧選別と
して使用されてきた。動的電圧選別を使用する際、標準
テスト・パターンが、スイッチング・ノイズが存在する
状況において許容される程度の製品電圧（Ｖｄｄ）にお
いて供給される。しかしながら、高過ぎる電圧が供給さ
れると、スイッチング・ノイズの結果、スナップバック
或いはラッチアップが発生する。１つの例として、５Ｖ
の集積回路素子では、スナップバック或いはラッチアッ
プの発生により、製品電圧（Ｖｄｄ）は６Ｖ乃至８．５
Ｖの範囲に制限される。
して使用されてきた。動的電圧選別を使用する際、標準
テスト・パターンが、スイッチング・ノイズが存在する
状況において許容される程度の製品電圧（Ｖｄｄ）にお
いて供給される。しかしながら、高過ぎる電圧が供給さ
れると、スイッチング・ノイズの結果、スナップバック
或いはラッチアップが発生する。１つの例として、５Ｖ
の集積回路素子では、スナップバック或いはラッチアッ
プの発生により、製品電圧（Ｖｄｄ）は６Ｖ乃至８．５
Ｖの範囲に制限される。
【０００４】上述に加え、擬似静的電圧選抜が"High Vo
ltage Reliability Screen UsingStepped Pattern/Powe
r Supply for CMOS Circuits"（Research Disclosure、
September 1990、Number 317、Kenneth Mason Publicat
ions Ltd．、England ）で述べられており、これはスイ
ッチング・ノイズの問題を解決しようとするものであ
る。ここでは、スナップバック或いはラッチアップに対
し安全な電圧によりテスト・パターンを供給し、製品電
圧をより高い静的選別電圧に引上げ、高電圧におけるス
イッチング或いはパターン変化を発生させることなし
に、スナップバック或いはラッチアップに対する安全電
圧に戻し、次のパターンを供給する。しかしながら、５
Ｖ集積回路素子などの特定の製品では、チップ間でチャ
ネル長の変化が存在し（設計目的或いはプロセス変化の
いずれかによる）、これが静的電圧選別における高電圧
の選択を制限する。すなわち、最短のチャネル長を有す
る集積回路素子が、スナップバック或いはラッチアップ
問題を悪化する。また、最短の素子では、静的電圧選別
において高電圧を供給すると、その特性においてホット
・キャリア・シフトが発生する。
ltage Reliability Screen UsingStepped Pattern/Powe
r Supply for CMOS Circuits"（Research Disclosure、
September 1990、Number 317、Kenneth Mason Publicat
ions Ltd．、England ）で述べられており、これはスイ
ッチング・ノイズの問題を解決しようとするものであ
る。ここでは、スナップバック或いはラッチアップに対
し安全な電圧によりテスト・パターンを供給し、製品電
圧をより高い静的選別電圧に引上げ、高電圧におけるス
イッチング或いはパターン変化を発生させることなし
に、スナップバック或いはラッチアップに対する安全電
圧に戻し、次のパターンを供給する。しかしながら、５
Ｖ集積回路素子などの特定の製品では、チップ間でチャ
ネル長の変化が存在し（設計目的或いはプロセス変化の
いずれかによる）、これが静的電圧選別における高電圧
の選択を制限する。すなわち、最短のチャネル長を有す
る集積回路素子が、スナップバック或いはラッチアップ
問題を悪化する。また、最短の素子では、静的電圧選別
において高電圧を供給すると、その特性においてホット
・キャリア・シフトが発生する。
【０００５】
【発明が解決しようとする課題】従って、テストされる
素子のチャネル長を考慮した集積回路素子のテスト方法
が必要となる。また、素子に供給される電圧量が、素子
の１個以上のチャネル長の関数により提供される、集積
回路素子のテスト方法が必要である。更に、容易であり
且つ信頼性のある集積回路素子のテスト方法が必要であ
る。更にまた、素子に供給される電圧が電子素子のチャ
ネル長の関数として制御される、チャネルを有する電子
素子のテスト方法が必要である。
素子のチャネル長を考慮した集積回路素子のテスト方法
が必要となる。また、素子に供給される電圧量が、素子
の１個以上のチャネル長の関数により提供される、集積
回路素子のテスト方法が必要である。更に、容易であり
且つ信頼性のある集積回路素子のテスト方法が必要であ
る。更にまた、素子に供給される電圧が電子素子のチャ
ネル長の関数として制御される、チャネルを有する電子
素子のテスト方法が必要である。
【０００６】
【課題を解決するための手段】従来技術の欠点は、本発
明の原理による集積回路素子のテスト方法により克服さ
れ、更にいくつかの利点が提供される。集積回路素子は
複数の電子素子を有し、各電子素子は特定長のチャネル
を有する。この方法はある電圧を集積回路に供給し、集
積回路素子に供給されるこの電圧を、チャネル長の関数
として制御する。一実施例では、集積回路素子に供給さ
れる電圧は、１個以上の電子素子の最短のチャネル長の
関数として提供される。
明の原理による集積回路素子のテスト方法により克服さ
れ、更にいくつかの利点が提供される。集積回路素子は
複数の電子素子を有し、各電子素子は特定長のチャネル
を有する。この方法はある電圧を集積回路に供給し、集
積回路素子に供給されるこの電圧を、チャネル長の関数
として制御する。一実施例では、集積回路素子に供給さ
れる電圧は、１個以上の電子素子の最短のチャネル長の
関数として提供される。
【０００７】一実施例では、制御ステップは集積回路素
子に供給される最大電圧を選択するステップ、既知の電
子素子の特性から、最大電圧を受信可能な最短のチャネ
ル長を予め決定するステップ、及び最大電圧において、
最大電圧を受信可能な最短のチャネル長を含むチャネル
長を有する、１個以上の電子素子により引出される電流
量を決定するステップを含む。
子に供給される最大電圧を選択するステップ、既知の電
子素子の特性から、最大電圧を受信可能な最短のチャネ
ル長を予め決定するステップ、及び最大電圧において、
最大電圧を受信可能な最短のチャネル長を含むチャネル
長を有する、１個以上の電子素子により引出される電流
量を決定するステップを含む。
【０００８】別の態様では、集積回路素子のテスト方法
が提供される。集積回路素子は複数の電子素子を有し、
各電子素子はチャネルを有する。この方法は、テストさ
れる集積回路素子に供給される最大電圧を選択するステ
ップ、既知の電子素子の特性から、最大電圧を受信可能
な最短のチャネル長を予め決定するステップ、最大電圧
において、最短のチャネル長を含むチャネル長を有する
１個以上の電子素子により引出される電流量を決定する
ステップ、及びその電流量を集積回路素子に供給するス
テップを含む。
が提供される。集積回路素子は複数の電子素子を有し、
各電子素子はチャネルを有する。この方法は、テストさ
れる集積回路素子に供給される最大電圧を選択するステ
ップ、既知の電子素子の特性から、最大電圧を受信可能
な最短のチャネル長を予め決定するステップ、最大電圧
において、最短のチャネル長を含むチャネル長を有する
１個以上の電子素子により引出される電流量を決定する
ステップ、及びその電流量を集積回路素子に供給するス
テップを含む。
【０００９】更に別の態様では、テスト方法は更に、集
積回路素子に掛かる電圧を測定し、それにより電圧出力
を決定するステップ、低電圧における集積回路素子の電
流を測定するステップ、上記電圧出力を用いて、テスト
される複数の電子素子のいずれかが最短のチャネル長を
有するかどうかを決定するステップ、及び現測定値及び
ショート・チャネルを有する素子が存在するかどうかの
指示により、集積回路素子内に欠陥が存在するかどうか
を決定するステップを含む。
積回路素子に掛かる電圧を測定し、それにより電圧出力
を決定するステップ、低電圧における集積回路素子の電
流を測定するステップ、上記電圧出力を用いて、テスト
される複数の電子素子のいずれかが最短のチャネル長を
有するかどうかを決定するステップ、及び現測定値及び
ショート・チャネルを有する素子が存在するかどうかの
指示により、集積回路素子内に欠陥が存在するかどうか
を決定するステップを含む。
【００１０】本発明の原理によれば、テストされる集積
回路素子に供給される電圧量が、その素子の少なくとも
１個のチャネル長の関数として提供される、集積回路素
子のテスト方法が提供される。特別な場合として、供給
される電圧量が、テストされる素子の最短のチャネル長
の関数として提供される。これによりスナップバック或
いはラッチアップ、及びショート・チャネル素子におけ
るホット・キャリア発生の問題を低減する。本発明の方
法は容易に実施可能であり、経済的でもある。
回路素子に供給される電圧量が、その素子の少なくとも
１個のチャネル長の関数として提供される、集積回路素
子のテスト方法が提供される。特別な場合として、供給
される電圧量が、テストされる素子の最短のチャネル長
の関数として提供される。これによりスナップバック或
いはラッチアップ、及びショート・チャネル素子におけ
るホット・キャリア発生の問題を低減する。本発明の方
法は容易に実施可能であり、経済的でもある。
【００１１】
【実施例】本発明の原理によれば、集積回路素子或いは
個々の電子素子のテスト方法が提供される。本明細書に
おいて、集積回路素子は１個以上の電子素子を含む構造
を取り、それぞれの電子素子は特定の長さのチャネルを
有する。また、チャネルは、例えば電界効果トランジス
タなどの半導体ボディを通過する終端間の電気的パスを
意味する。更に、チャネルはバイポーラ素子などの他の
電子素子の処理パラメータにも言及し、素子に供給され
る高電圧は、必要以上に高い電界を生じることになる。
バイポーラ素子では、添加剤のプロファイルが上記定義
を満足する処理パラメータの一例となる。
個々の電子素子のテスト方法が提供される。本明細書に
おいて、集積回路素子は１個以上の電子素子を含む構造
を取り、それぞれの電子素子は特定の長さのチャネルを
有する。また、チャネルは、例えば電界効果トランジス
タなどの半導体ボディを通過する終端間の電気的パスを
意味する。更に、チャネルはバイポーラ素子などの他の
電子素子の処理パラメータにも言及し、素子に供給され
る高電圧は、必要以上に高い電界を生じることになる。
バイポーラ素子では、添加剤のプロファイルが上記定義
を満足する処理パラメータの一例となる。
【００１２】本明細書において詳述されるように、集積
回路素子或いは電子素子をテストするために、電圧がテ
スト素子に対して供給され、その素子が欠陥を有する
か、或いは目的通りに機能するかが判断される。（テス
ト素子は、集積回路素子或いはチャネルを有する個々の
電子素子である。）一例では、供給される電圧が、テス
ト素子内に存在する潜在的欠陥を実際の欠陥として出現
させるために十分に高く設定され、また別の例では、テ
スト素子が顕微鏡レベルで暴露される程度に高い電圧に
設定される。
回路素子或いは電子素子をテストするために、電圧がテ
スト素子に対して供給され、その素子が欠陥を有する
か、或いは目的通りに機能するかが判断される。（テス
ト素子は、集積回路素子或いはチャネルを有する個々の
電子素子である。）一例では、供給される電圧が、テス
ト素子内に存在する潜在的欠陥を実際の欠陥として出現
させるために十分に高く設定され、また別の例では、テ
スト素子が顕微鏡レベルで暴露される程度に高い電圧に
設定される。
【００１３】テスト素子が適切に機能しているか、或い
は素子内に欠陥が存在するかどうかを判断するために使
用される目的の電圧の選択は、テスト素子がショート・
チャネル長を有する電子素子を含むかどうかに依存す
る。（一例では、ショート・チャネル長は０．６ミクロ
ン以下の有効チャネル長である。しかしながら、これは
一例に過ぎず、ショート・チャネル長として他の値も選
択可能である。）特に、ショート・チャネル長を有する
素子は、ロング・チャネル長を有する素子が受信可能な
電圧を受信できない。テスト素子がショート・チャネル
長を有し、高過ぎる電圧を受信すると、スナップバック
或いはラッチアップが発生し、テスト素子内においてホ
ット・キャリア・シフトが発生する。一方、信頼性のあ
るテスト結果においては、スナップバック、ラッチアッ
プ或いはホット・キャリア・シフトを発生することな
く、十分に高い電圧が選択される必要がある。従って、
本発明の原理によれば、テスト素子に供給される電圧量
が、テスト素子のチャネル長の関数により決定される、
集積回路素子或いは電子素子のテスト方法が提供され
る。特別な場合として、供給される電圧量が、テスト素
子内に存在する最短のチャネル長の関数として提供され
る。これについては、以降で詳述される。
は素子内に欠陥が存在するかどうかを判断するために使
用される目的の電圧の選択は、テスト素子がショート・
チャネル長を有する電子素子を含むかどうかに依存す
る。（一例では、ショート・チャネル長は０．６ミクロ
ン以下の有効チャネル長である。しかしながら、これは
一例に過ぎず、ショート・チャネル長として他の値も選
択可能である。）特に、ショート・チャネル長を有する
素子は、ロング・チャネル長を有する素子が受信可能な
電圧を受信できない。テスト素子がショート・チャネル
長を有し、高過ぎる電圧を受信すると、スナップバック
或いはラッチアップが発生し、テスト素子内においてホ
ット・キャリア・シフトが発生する。一方、信頼性のあ
るテスト結果においては、スナップバック、ラッチアッ
プ或いはホット・キャリア・シフトを発生することな
く、十分に高い電圧が選択される必要がある。従って、
本発明の原理によれば、テスト素子に供給される電圧量
が、テスト素子のチャネル長の関数により決定される、
集積回路素子或いは電子素子のテスト方法が提供され
る。特別な場合として、供給される電圧量が、テスト素
子内に存在する最短のチャネル長の関数として提供され
る。これについては、以降で詳述される。
【００１４】集積回路素子或いは電子素子などの素子を
テストする本発明の方法が、図１の流れ図を参照して詳
細に説明される。最初に一実施例では、ステップ１０す
なわち"最大電圧の選択"において、テスト素子に供給さ
れる最大電圧が選択される。ある例では、テスト素子に
供給される最大電圧は、その素子の通常動作電圧の２倍
である。例えば、５Ｖ集積回路素子がテストされる場
合、その素子に供給される最大電圧は１０Ｖとなる。
（当業者には、最大電圧が通常動作電圧の２倍以外の値
であっても良く、通常動作電圧の２倍が好適な例として
提示されているに過ぎないことが理解されよう。）しか
しながら、本発明の原理によれば、この最大電圧値は、
最大電圧を受信可能なテスト素子に対してのみ供給され
る。すなわち、テスト素子に関連するチャネル長が、最
大電圧を受信するのに十分に長い場合、最大電圧がその
テスト素子に供給される。一方、テスト素子が１個以上
のショート・チャネル長を有し、従って、最大電圧を受
信すべきでない場合には、以降で述べられるように、よ
り低い電圧が供給される。この低い電圧は、本発明の原
理によれば、テスト下の最短のチャネル長の関数として
決定される。
テストする本発明の方法が、図１の流れ図を参照して詳
細に説明される。最初に一実施例では、ステップ１０す
なわち"最大電圧の選択"において、テスト素子に供給さ
れる最大電圧が選択される。ある例では、テスト素子に
供給される最大電圧は、その素子の通常動作電圧の２倍
である。例えば、５Ｖ集積回路素子がテストされる場
合、その素子に供給される最大電圧は１０Ｖとなる。
（当業者には、最大電圧が通常動作電圧の２倍以外の値
であっても良く、通常動作電圧の２倍が好適な例として
提示されているに過ぎないことが理解されよう。）しか
しながら、本発明の原理によれば、この最大電圧値は、
最大電圧を受信可能なテスト素子に対してのみ供給され
る。すなわち、テスト素子に関連するチャネル長が、最
大電圧を受信するのに十分に長い場合、最大電圧がその
テスト素子に供給される。一方、テスト素子が１個以上
のショート・チャネル長を有し、従って、最大電圧を受
信すべきでない場合には、以降で述べられるように、よ
り低い電圧が供給される。この低い電圧は、本発明の原
理によれば、テスト下の最短のチャネル長の関数として
決定される。
【００１５】一例として、最大電圧を受信するのに十分
な長さを有するチャネル長を決定するために、周知の独
立な実験が行われ、スナップバック、ラッチアップ、及
びホット・キャリア効果が、チャネル長及び電圧の関数
として決定される。ある或いはいくつかのこれら周知の
実験が、下記の出版物において述べられており、本発明
でも参照される。 （１）"Latchup in CMOS Technology：The Problem and
Its Cure"（RonaldR．Troutman著、Kluwer Academic P
ublishers、1986） （２）"Intro to VLSI Silicon Devices"（Badih EL-Ka
reh、Richard J．Bombard共著、Kluwer Academic Publi
shers、1986） （３）"Consistent Model for the Hot Carrier Degrad
ation in N Channeland P Channel MOSFET'S"（Paul He
rmans、Rudy Bellens、Guido Groeseneken、Herman E．
Maes共著、IEEE Transactions on Electron Devices、V
ol．35、#12、December 1988）
な長さを有するチャネル長を決定するために、周知の独
立な実験が行われ、スナップバック、ラッチアップ、及
びホット・キャリア効果が、チャネル長及び電圧の関数
として決定される。ある或いはいくつかのこれら周知の
実験が、下記の出版物において述べられており、本発明
でも参照される。 （１）"Latchup in CMOS Technology：The Problem and
Its Cure"（RonaldR．Troutman著、Kluwer Academic P
ublishers、1986） （２）"Intro to VLSI Silicon Devices"（Badih EL-Ka
reh、Richard J．Bombard共著、Kluwer Academic Publi
shers、1986） （３）"Consistent Model for the Hot Carrier Degrad
ation in N Channeland P Channel MOSFET'S"（Paul He
rmans、Rudy Bellens、Guido Groeseneken、Herman E．
Maes共著、IEEE Transactions on Electron Devices、V
ol．35、#12、December 1988）
【００１６】上記実験（これらは別の例では、独立に実
施される必要はない）は、選択最大電圧を受信可能な最
短のチャネル長の値を生成し、これは図１のステップ１
１に示される。テスト素子に関連するチャネル長が全
て、選択最大電圧を受信可能な最短のチャネル長以上で
あると、その最大電圧がテスト素子に供給される。しか
しながら、より短いチャネル長が存在すると、以降で示
されるように、より低い電圧が供給される。
施される必要はない）は、選択最大電圧を受信可能な最
短のチャネル長の値を生成し、これは図１のステップ１
１に示される。テスト素子に関連するチャネル長が全
て、選択最大電圧を受信可能な最短のチャネル長以上で
あると、その最大電圧がテスト素子に供給される。しか
しながら、より短いチャネル長が存在すると、以降で示
されるように、より低い電圧が供給される。
【００１７】テスト素子に供給される最大電圧を選択
し、その最大電圧を受信可能な最短チャネル長を決定す
る以外に、本発明の原理によれば、ステップ１２におい
て、最大電流限界（Ｉｐｓ）が決定される。ある例で
は、テスト素子に供給される最大電流限界を決定するた
めに、選択最大電圧、及び最大電圧を受信可能な最短の
チャネル長の値が使用される。
し、その最大電圧を受信可能な最短チャネル長を決定す
る以外に、本発明の原理によれば、ステップ１２におい
て、最大電流限界（Ｉｐｓ）が決定される。ある例で
は、テスト素子に供給される最大電流限界を決定するた
めに、選択最大電圧、及び最大電圧を受信可能な最短の
チャネル長の値が使用される。
【００１８】特に最大電流限界は、最大電圧において、
最短のチャネル長及び最大電圧を受信可能な他の短いチ
ャネル長により引出される電流量に等しい。（集積回路
素子の総電流は、最短のチャネル長を有する個々の電子
素子のオフ電流により支配される。従って上述のよう
に、最短のチャネル長は、最大電圧を受信する最短のチ
ャネル長と同様に、サイズ的に最短長に近い他の様々な
チャネル長を含むことができる。（例えば０．６ミクロ
ン、０．６１ミクロン、及び０．６２ミクロンなど））
最大電流限界はある例では、別の実験により決定され、
この場合、電流はテスト下のサンプル素子に供給される
（別の例では、テスト素子の場合と同様である）。実験
において、ショート・チャネルを保護するのに十分な電
流限界を設定することなく、電流の上昇を電圧の関数と
して観察する。この時例えば、最大電流限界は、安全マ
ージンを見込んで、スナップバック或いはラッチアップ
が発生するポイントよりも低い値で選択することも可能
である。
最短のチャネル長及び最大電圧を受信可能な他の短いチ
ャネル長により引出される電流量に等しい。（集積回路
素子の総電流は、最短のチャネル長を有する個々の電子
素子のオフ電流により支配される。従って上述のよう
に、最短のチャネル長は、最大電圧を受信する最短のチ
ャネル長と同様に、サイズ的に最短長に近い他の様々な
チャネル長を含むことができる。（例えば０．６ミクロ
ン、０．６１ミクロン、及び０．６２ミクロンなど））
最大電流限界はある例では、別の実験により決定され、
この場合、電流はテスト下のサンプル素子に供給される
（別の例では、テスト素子の場合と同様である）。実験
において、ショート・チャネルを保護するのに十分な電
流限界を設定することなく、電流の上昇を電圧の関数と
して観察する。この時例えば、最大電流限界は、安全マ
ージンを見込んで、スナップバック或いはラッチアップ
が発生するポイントよりも低い値で選択することも可能
である。
【００１９】図２を参照すると、特定の例における電
圧、チャネル長及び電流（図示せず）の一般的な関係が
示される。ライン１５で示されるように、ある制限が加
えられない限り、電子素子のチャネル長が増加すると
（水平軸）、電圧も増加する（垂直軸）。提示される例
では、テスト下の５Ｖ素子に供給される最大電圧が１０
Ｖの場合、前述において決定されたように、１０Ｖを受
信可能な最短チャネル長（Ｌｓ）は０．６ミクロンであ
る。こうした情報から、１０Ｖにおいて０．６ミクロン
のチャネル長により引出される電流は、４０ｍＡ（図示
せず）である。これが最大電流限界（Ｉｐｓ）に相当す
る。その後、０．６ミクロンよりも短いチャネル長を有
する素子に対して、４０ｍＡ電流に起因して、１０Ｖか
らの電圧ロールオフが決定される。電圧ロールオフはテ
スト素子の出力電圧である。その結果のプロットが図２
に示される。チャネル長の減少に伴い、電流は急激に上
昇するため、電圧ロールオフ（Ｖｒ）はＬｓ（この例で
は０．６ミクロン）より短いチャネル長を有する素子で
は、スナップバック／ラッチアップ及びホット・キャリ
アに対する保護を提供するために十分である。
圧、チャネル長及び電流（図示せず）の一般的な関係が
示される。ライン１５で示されるように、ある制限が加
えられない限り、電子素子のチャネル長が増加すると
（水平軸）、電圧も増加する（垂直軸）。提示される例
では、テスト下の５Ｖ素子に供給される最大電圧が１０
Ｖの場合、前述において決定されたように、１０Ｖを受
信可能な最短チャネル長（Ｌｓ）は０．６ミクロンであ
る。こうした情報から、１０Ｖにおいて０．６ミクロン
のチャネル長により引出される電流は、４０ｍＡ（図示
せず）である。これが最大電流限界（Ｉｐｓ）に相当す
る。その後、０．６ミクロンよりも短いチャネル長を有
する素子に対して、４０ｍＡ電流に起因して、１０Ｖか
らの電圧ロールオフが決定される。電圧ロールオフはテ
スト素子の出力電圧である。その結果のプロットが図２
に示される。チャネル長の減少に伴い、電流は急激に上
昇するため、電圧ロールオフ（Ｖｒ）はＬｓ（この例で
は０．６ミクロン）より短いチャネル長を有する素子で
は、スナップバック／ラッチアップ及びホット・キャリ
アに対する保護を提供するために十分である。
【００２０】別の例では、最大電流限界が、より短いチ
ャネル長を有するテスト素子に対応するオフ素子リーク
量を決定することにより特定される。オフ素子リーク
は、集積回路素子がオン・パスを最小化した状態に置か
れた時に、ターン・オフされる全ての電子素子における
リーク電流の合計である。従って、オフ素子リーク量
は、テスト素子、並びにテスト素子と類似のチャネル長
分布を有する他の集積回路素子及び電子素子に対する最
大電流限界を表す。
ャネル長を有するテスト素子に対応するオフ素子リーク
量を決定することにより特定される。オフ素子リーク
は、集積回路素子がオン・パスを最小化した状態に置か
れた時に、ターン・オフされる全ての電子素子における
リーク電流の合計である。従って、オフ素子リーク量
は、テスト素子、並びにテスト素子と類似のチャネル長
分布を有する他の集積回路素子及び電子素子に対する最
大電流限界を表す。
【００２１】図１を再び参照すると、最大電流限界の決
定に続き、一実施例ではステップ１４で、その最大電流
限界に等しい電流量がテスト素子に供給される。これに
ついては以降で詳述される。
定に続き、一実施例ではステップ１４で、その最大電流
限界に等しい電流量がテスト素子に供給される。これに
ついては以降で詳述される。
【００２２】ある実施例では、図３のブロック図に示さ
れるような標準テスタ１６を使用することにより、電流
がテスト素子に供給される。図３を参照すると、テスタ
１６は例えばTeradyne J937 であり、パターン発生器１
８、パワー・サプライ２０、及び測定ユニット２１を含
む。パターン発生器１８はテスト素子をテストするため
に使用される目的のテスト・パターンを生成し、パワー
・サプライ２０は電流をテスト素子に提供する。（一実
施例では、テスト・パターンが使用されず、パターン発
生器が不要である。）本発明の原理によれば、パワー・
サプライ２０は、上述のように、選択最大電圧及び決定
された最大電流限界（Ｉｐｓ）を入力として受信する。
測定ユニット２１は、前述のように電圧ロールオフを測
定するために使用される電圧計、及びテスト素子の総電
流を測定するために使用される電流計を含む。
れるような標準テスタ１６を使用することにより、電流
がテスト素子に供給される。図３を参照すると、テスタ
１６は例えばTeradyne J937 であり、パターン発生器１
８、パワー・サプライ２０、及び測定ユニット２１を含
む。パターン発生器１８はテスト素子をテストするため
に使用される目的のテスト・パターンを生成し、パワー
・サプライ２０は電流をテスト素子に提供する。（一実
施例では、テスト・パターンが使用されず、パターン発
生器が不要である。）本発明の原理によれば、パワー・
サプライ２０は、上述のように、選択最大電圧及び決定
された最大電流限界（Ｉｐｓ）を入力として受信する。
測定ユニット２１は、前述のように電圧ロールオフを測
定するために使用される電圧計、及びテスト素子の総電
流を測定するために使用される電流計を含む。
【００２３】図４の回路図に表されるように、パワー・
サプライ２０はテスト素子（ＤＵＴ）２２に電流を供給
する。前述のように、テスト素子２２は、電界効果トラ
ンジスタなどの１個の電子素子、或いは複数の電子素子
を有する集積回路を含む。特に、一例では、本発明の原
理により決定される最大電流限界（Ｉｐｓ）に等しい電
流量が、パワー・サプライ２０からデカプリング・キャ
パシタ２４（Ｃｄｃａｐ）及びテスト素子２２の内部キ
ャパシタンスに供給される。デカプリング・キャパシタ
２４はテスト素子２２に並列に接続され、例えば、各々
が６．８マイクロファラドの値を有する１６個の並列な
ディスクリートのキャパシタを含む。デカプリング・キ
ャパシタ２４はキャパシタと充電電流との周知の関係を
使用して、テスト素子の電圧のランプ・レートを決定す
るために使用される。キャパシタの値は、テスト素子の
電圧が単調に増加するように選択され、それにより電圧
が望ましくない値に増加することを回避する。
サプライ２０はテスト素子（ＤＵＴ）２２に電流を供給
する。前述のように、テスト素子２２は、電界効果トラ
ンジスタなどの１個の電子素子、或いは複数の電子素子
を有する集積回路を含む。特に、一例では、本発明の原
理により決定される最大電流限界（Ｉｐｓ）に等しい電
流量が、パワー・サプライ２０からデカプリング・キャ
パシタ２４（Ｃｄｃａｐ）及びテスト素子２２の内部キ
ャパシタンスに供給される。デカプリング・キャパシタ
２４はテスト素子２２に並列に接続され、例えば、各々
が６．８マイクロファラドの値を有する１６個の並列な
ディスクリートのキャパシタを含む。デカプリング・キ
ャパシタ２４はキャパシタと充電電流との周知の関係を
使用して、テスト素子の電圧のランプ・レートを決定す
るために使用される。キャパシタの値は、テスト素子の
電圧が単調に増加するように選択され、それにより電圧
が望ましくない値に増加することを回避する。
【００２４】別の例では、テスト素子がスムーズな電圧
勾配を生成するのに十分な内部キャパシタンスを有し、
デカプリング・キャパシタ２４が必要とされない。その
代わりに、テスト素子のキャパシタンスは、スムーズな
電圧勾配を生成するのに必要なキャパシタンスを有する
必要がある。
勾配を生成するのに十分な内部キャパシタンスを有し、
デカプリング・キャパシタ２４が必要とされない。その
代わりに、テスト素子のキャパシタンスは、スムーズな
電圧勾配を生成するのに必要なキャパシタンスを有する
必要がある。
【００２５】図４及び図５のグラフを参照すると、最初
に、パワー・サプライから最大電流（Ｉｐｓ）が供給さ
れる時、事実上、全ての電流がキャパシタ２４（Ｃｄｃ
ａｐ）及びテスト素子の内部キャパシタンスを通過して
これらを充電する。続いてキャパシタ２４及び内部キャ
パシタンスにより引出される総電流（Ｉｃｔ）（図５）
が降下し、一方、テスト素子内の電流（Ｉｄｕｔ）が、
キャパシタ２４及びテスト素子の内部キャパシタンスの
充電電圧（Ｖｄｕｔ）に伴い上昇する。（テスト素子が
ショート・チャネルを有するケースでは、総充電電流
（Ｉｃｔ）はゼロに降下する。）テスト素子の電圧が上
昇すると、テスト素子の電流（Ｉｄｕｔ）が増加し、一
方でキャパシタを充電する電流が低減する。このように
して、テスト素子に供給される電圧は電圧値（Ｖｒ）で
停止し、この値はテスト素子が引出す電流（Ｉｄｕｔ）
に依存する。従って、本発明の原理によれば、テスト素
子に供給される電圧量は、そのテスト素子内の最短のチ
ャネル長により制御される。すなわち、最大量の電流が
テスト素子に供給される時、低電圧においては、長いチ
ャネル長を有する素子に比較して、より短いチャネル長
を有する素子が最大の電流を引出すことになる。しかし
ながら、ロング・チャネル長の素子の場合には、パワー
・サプライ２０の最大電圧（例えば１０Ｖ）に達するま
で、テスト素子の電圧（Ｖｄｕｔ）が上昇する。
に、パワー・サプライから最大電流（Ｉｐｓ）が供給さ
れる時、事実上、全ての電流がキャパシタ２４（Ｃｄｃ
ａｐ）及びテスト素子の内部キャパシタンスを通過して
これらを充電する。続いてキャパシタ２４及び内部キャ
パシタンスにより引出される総電流（Ｉｃｔ）（図５）
が降下し、一方、テスト素子内の電流（Ｉｄｕｔ）が、
キャパシタ２４及びテスト素子の内部キャパシタンスの
充電電圧（Ｖｄｕｔ）に伴い上昇する。（テスト素子が
ショート・チャネルを有するケースでは、総充電電流
（Ｉｃｔ）はゼロに降下する。）テスト素子の電圧が上
昇すると、テスト素子の電流（Ｉｄｕｔ）が増加し、一
方でキャパシタを充電する電流が低減する。このように
して、テスト素子に供給される電圧は電圧値（Ｖｒ）で
停止し、この値はテスト素子が引出す電流（Ｉｄｕｔ）
に依存する。従って、本発明の原理によれば、テスト素
子に供給される電圧量は、そのテスト素子内の最短のチ
ャネル長により制御される。すなわち、最大量の電流が
テスト素子に供給される時、低電圧においては、長いチ
ャネル長を有する素子に比較して、より短いチャネル長
を有する素子が最大の電流を引出すことになる。しかし
ながら、ロング・チャネル長の素子の場合には、パワー
・サプライ２０の最大電圧（例えば１０Ｖ）に達するま
で、テスト素子の電圧（Ｖｄｕｔ）が上昇する。
【００２６】次に、既に詳しく説明された本発明の方法
を使用する、集積回路素子のテスト例を示す。最初に、
テスタ１６のパターン発生器１８により生成される第１
のテスト・パターンが、テスト素子２２に供給される。
次に、テスタ１６の中でも特にパワー・サプライ２０
が、テスト素子及び特にキャパシタ２４及びテスト素子
の内部キャパシタンスに電流を供給するために使用され
る。キャパシタンスは、パワー・サプライ上でセットさ
れる最大電圧に達するか、或いは最大電流限界に達する
か、どちらか一方が最初に発生するまで、テスト素子に
供給される電圧をゼロ或いは通常動作電圧から上昇させ
る。最大電圧或いは最大電流に達した後、テスト素子か
ら出力されるパターンが実測され、これが素子に供給さ
れたパターンと異なる場合には、１個以上の欠陥がテス
ト素子内に存在することを示す。引続いて、電圧が再び
引下げられ、第２のテスト・パターンが供給される。上
記手順が、供給される各テスト・パターンに対応して繰
返される。
を使用する、集積回路素子のテスト例を示す。最初に、
テスタ１６のパターン発生器１８により生成される第１
のテスト・パターンが、テスト素子２２に供給される。
次に、テスタ１６の中でも特にパワー・サプライ２０
が、テスト素子及び特にキャパシタ２４及びテスト素子
の内部キャパシタンスに電流を供給するために使用され
る。キャパシタンスは、パワー・サプライ上でセットさ
れる最大電圧に達するか、或いは最大電流限界に達する
か、どちらか一方が最初に発生するまで、テスト素子に
供給される電圧をゼロ或いは通常動作電圧から上昇させ
る。最大電圧或いは最大電流に達した後、テスト素子か
ら出力されるパターンが実測され、これが素子に供給さ
れたパターンと異なる場合には、１個以上の欠陥がテス
ト素子内に存在することを示す。引続いて、電圧が再び
引下げられ、第２のテスト・パターンが供給される。上
記手順が、供給される各テスト・パターンに対応して繰
返される。
【００２７】当業者には、上記例が本発明の技術が使用
される１つの方法に過ぎないことが理解されよう。ま
た、パターンを生成せずに、単にテスト素子に電圧を供
給することも可能である。本発明の原理によれば、電圧
がテスト素子に関連する最短のチャネル長の関数として
提供される。欠陥が存在するかを決定するために、電圧
がテスト素子に供給される前後において、測定ユニット
２１、特に電流計により、テスト素子の総電流が測定さ
れる。この電流が電圧供給後に、評価に値するほど異な
っていたり、或いは異常に高かったりすると、１個以上
の欠陥が存在することになる。
される１つの方法に過ぎないことが理解されよう。ま
た、パターンを生成せずに、単にテスト素子に電圧を供
給することも可能である。本発明の原理によれば、電圧
がテスト素子に関連する最短のチャネル長の関数として
提供される。欠陥が存在するかを決定するために、電圧
がテスト素子に供給される前後において、測定ユニット
２１、特に電流計により、テスト素子の総電流が測定さ
れる。この電流が電圧供給後に、評価に値するほど異な
っていたり、或いは異常に高かったりすると、１個以上
の欠陥が存在することになる。
【００２８】上述のように、集積回路素子をテストする
ための本発明の技術は、素子内に潜在的欠陥が存在する
かどうか、或いは素子が目的通りに機能し、且つ信頼性
を有するかどうかを判断するために使用される。しかし
ながら、上記技術を使用するにおいて、いくつかの欠陥
は観測されない可能性がある。例えば、高電圧条件にお
いてのみ安定なラッチアップの類を引き起こす欠陥、或
いは低電圧オフ電流において明らかとなる欠陥などであ
る。特に、欠陥に関連する電流の電圧に伴う増加は、シ
ョート・チャネルに関連する電流の電圧に伴う増加に比
較して小さく、従って、上記技術では、ショート・チャ
ネルが素子内に存在すると思われる場合には、いくつか
の欠陥が観測されない可能性がある。従って、本発明の
原理及び以降で述べられる技術を使用することにより、
こうした追加の欠陥が観測される。
ための本発明の技術は、素子内に潜在的欠陥が存在する
かどうか、或いは素子が目的通りに機能し、且つ信頼性
を有するかどうかを判断するために使用される。しかし
ながら、上記技術を使用するにおいて、いくつかの欠陥
は観測されない可能性がある。例えば、高電圧条件にお
いてのみ安定なラッチアップの類を引き起こす欠陥、或
いは低電圧オフ電流において明らかとなる欠陥などであ
る。特に、欠陥に関連する電流の電圧に伴う増加は、シ
ョート・チャネルに関連する電流の電圧に伴う増加に比
較して小さく、従って、上記技術では、ショート・チャ
ネルが素子内に存在すると思われる場合には、いくつか
の欠陥が観測されない可能性がある。従って、本発明の
原理及び以降で述べられる技術を使用することにより、
こうした追加の欠陥が観測される。
【００２９】最初に、図１を参照して前述されたよう
に、テスト素子に供給される最大電圧が選択され、その
選択電圧を受信可能な最短のチャネル長が決定され、テ
スト素子に供給される最大電流が決定され、その最大電
流量がテスト素子に供給される。その後、ある実施例で
は、テスト素子の電圧ロールオフ（Ｖｒ）が測定ユニッ
ト２１、特に電圧計を使用して測定される。次に電圧ロ
ールオフの値から、ショート・チャネル長を有する電子
素子が、テスト素子内に存在するかが判断される。特
に、電圧ロールオフが最大電圧に等しいか、或いはそれ
に近い値を取る場合、ショート・チャネル長を有する素
子が存在しないと推定される。
に、テスト素子に供給される最大電圧が選択され、その
選択電圧を受信可能な最短のチャネル長が決定され、テ
スト素子に供給される最大電流が決定され、その最大電
流量がテスト素子に供給される。その後、ある実施例で
は、テスト素子の電圧ロールオフ（Ｖｒ）が測定ユニッ
ト２１、特に電圧計を使用して測定される。次に電圧ロ
ールオフの値から、ショート・チャネル長を有する電子
素子が、テスト素子内に存在するかが判断される。特
に、電圧ロールオフが最大電圧に等しいか、或いはそれ
に近い値を取る場合、ショート・チャネル長を有する素
子が存在しないと推定される。
【００３０】上述に加え、低電圧オフ電流（すなわちテ
スト素子の電子素子がターン・オフ時に通常動作電圧で
測定される電流）は、測定ユニット２１、特に電流計を
使用して測定される。低電圧オフ電流が高く（例えば４
ｍＡ）、テスト素子内にショート・チャネル長を有する
素子が存在しないと推定される場合、欠陥が素子内に存
在する。一方、低電圧オフ電流が通常のレベル（例えば
０．２ｍＡ）で、ショート・チャネル長を有する素子が
存在しないと推定される場合、欠陥が素子内に存在しな
い。
スト素子の電子素子がターン・オフ時に通常動作電圧で
測定される電流）は、測定ユニット２１、特に電流計を
使用して測定される。低電圧オフ電流が高く（例えば４
ｍＡ）、テスト素子内にショート・チャネル長を有する
素子が存在しないと推定される場合、欠陥が素子内に存
在する。一方、低電圧オフ電流が通常のレベル（例えば
０．２ｍＡ）で、ショート・チャネル長を有する素子が
存在しないと推定される場合、欠陥が素子内に存在しな
い。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
テスト素子内に欠陥が存在するかどうかの判断が可能と
なり、より信頼性の高い集積回路素子の生産が可能とな
る。
テスト素子内に欠陥が存在するかどうかの判断が可能と
なり、より信頼性の高い集積回路素子の生産が可能とな
る。
【図１】本発明のテスト方法を示すブロック図である。
【図２】本発明によるチャネル長対電圧の関係を表す図
である。
である。
【図３】本発明の原理により、図１のテスト方法におい
て使用されるテスタの例を示す図である。
て使用されるテスタの例を示す図である。
【図４】本発明の原理により、図１のテスト方法を実施
するために使用される回路例を示す図である。
するために使用される回路例を示す図である。
【図５】本発明の原理により、テスト素子の電圧が上昇
するに伴い、総容量充電電流が降下する様子を示す図で
ある。
するに伴い、総容量充電電流が降下する様子を示す図で
ある。
１５ ライン １６ 標準テスタ １８ パターン発生器 ２０ パワー・サプライ ２１ 測定ユニット ２２ テスト素子（ＤＵＴ） ２４ デカプリング・キャパシタ（Ｃｄｃａｐ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オーサー・ジェローム・ウェイガー アメリカ合衆国05452、バーモント州エセ ックス・タウン、クリーク・ロード 12
Claims (6)
- 【請求項１】各々が特定長のチャネルを有する複数の電
子素子を含む集積回路素子をテストする方法であって、 上記集積回路素子に電圧を供給するステップと、 上記集積回路素子に供給される上記電圧を上記チャネル
長の関数として制御するステップと、 を含むテスト方法。 - 【請求項２】上記制御ステップが上記集積回路素子に供
給される上記電圧を、１個以上の上記電子素子の最短チ
ャネル長の関数として制御する、上記請求項１記載のテ
スト方法。 - 【請求項３】上記制御ステップが、 上記集積回路素子に供給される最大電圧を選択するステ
ップと、 既知の電子素子特性から、上記最大電圧を受信可能な最
短チャネル長を予め決定するステップと、 上記最大電圧において、上記最大電圧を受信可能な最短
チャネル長を含むチャネル長を有する１個以上の電子素
子により引出される電流量を決定するステップと、 を含む請求項１記載のテスト方法。 - 【請求項４】上記複数の電子素子の少なくともいくつか
がシャット・オフ可能であり、上記電流決定ステップ
が、 シャット・オフ可能な上記複数の電子素子の上記少なく
ともいくつかをシャット・オフするステップと、 上記複数の電子素子のシャット・オフされる上記少なく
ともいくつかに対応するオフ素子リーク電流の総量を決
定するステップと、 を含む請求項３記載のテスト方法。 - 【請求項５】各々がチャネルを有する複数の電子素子を
含む集積回路素子をテストする方法であって、 （ａ）テストされる上記集積回路素子に供給される最大
電圧を選択するステップと、 （ｂ）既知の電子素子特性から、上記最大電圧を受信可
能な最短チャネル長を予め決定するステップと、 （ｃ）上記最大電圧において、上記ステップ（ｂ）で予
め決定される最短チャネル長を含むチャネル長を有する
１個以上の電子素子により引出される電流量を決定する
ステップと、 （ｄ）上記電流量を上記集積回路素子に供給するステッ
プと、 を含むテスト方法。 - 【請求項６】（ｅ）上記集積回路素子に掛かる電圧を測
定し、電圧出力を決定するステップと、 （ｆ）低電圧における上記集積回路素子の電流を測定す
るステップと、 （ｇ）上記電圧出力を使用し、上記複数の電子素子のい
ずれかがショート・チャネル長を有するかを判断するス
テップと、 （ｈ）上記ステップ（ｆ）と上記ステップ（ｇ）から、
上記集積回路素子内に欠陥が存在するかどうかを判断す
るステップと、 を含む請求項５記載のテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/962,952 US5761214A (en) | 1992-10-16 | 1992-10-16 | Method for testing integrated circuit devices |
| US962952 | 1992-10-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06201765A true JPH06201765A (ja) | 1994-07-22 |
| JP2673092B2 JP2673092B2 (ja) | 1997-11-05 |
Family
ID=25506545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214135A Expired - Lifetime JP2673092B2 (ja) | 1992-10-16 | 1993-08-30 | 集積回路素子のテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5761214A (ja) |
| EP (1) | EP0593385A3 (ja) |
| JP (1) | JP2673092B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629048B1 (en) * | 2000-11-20 | 2003-09-30 | Tektronix, Inc. | Measurement test instrument and associated voltage management system for accessory device |
| US6656751B2 (en) * | 2001-11-13 | 2003-12-02 | International Business Machines Corporation | Self test method and device for dynamic voltage screen functionality improvement |
| US20040091120A1 (en) * | 2002-11-12 | 2004-05-13 | Kantor Kenneth L. | Method and apparatus for improving corrective audio equalization |
| US7532492B2 (en) * | 2005-12-20 | 2009-05-12 | Tektronix, Inc. | Host controlled voltage input system for an accessory device |
| US10304364B2 (en) | 2015-01-23 | 2019-05-28 | Vuereal Inc. | Identifying and repairing defects for micro-device integrated systems |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62247635A (ja) * | 1986-04-18 | 1987-10-28 | Asahi Chem Ind Co Ltd | 電灯線搬送通信交換装置 |
| JPH01183718A (ja) * | 1988-01-14 | 1989-07-21 | Nec Corp | 半導体装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3560837A (en) * | 1968-09-20 | 1971-02-02 | Forbro Design Corp | Shunt regulated power supply with limited over-voltage and short-circuit current |
| US3736506A (en) * | 1971-02-26 | 1973-05-29 | Collins Radio Co | Method of testing integrated circuits |
| US3889188A (en) * | 1973-07-30 | 1975-06-10 | Ibm | Time zero determination of FET reliability |
| US3883802A (en) * | 1973-12-14 | 1975-05-13 | Ibm | Process for stress testing FET gates without the use of test patterns |
| FR2506045A1 (fr) * | 1981-05-15 | 1982-11-19 | Thomson Csf | Procede et dispositif de selection de circuits integres a haute fiabilite |
| US4709171A (en) * | 1982-05-27 | 1987-11-24 | Motorola, Inc. | Current limiter and method for limiting current |
| US4588945A (en) * | 1983-06-13 | 1986-05-13 | Hewlett-Packard Company | High throughput circuit tester and test technique avoiding overdriving damage |
| US4646299A (en) * | 1983-08-01 | 1987-02-24 | Fairchild Semiconductor Corporation | Method and apparatus for applying and monitoring programmed test signals during automated testing of electronic circuits |
| US4637020A (en) * | 1983-08-01 | 1987-01-13 | Fairchild Semiconductor Corporation | Method and apparatus for monitoring automated testing of electronic circuits |
| US4635259A (en) * | 1983-08-01 | 1987-01-06 | Fairchild Semiconductor Corporation | Method and apparatus for monitoring response signals during automated testing of electronic circuits |
| JPH0772852B2 (ja) * | 1984-01-26 | 1995-08-02 | 株式会社東芝 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
| JPS6170777U (ja) * | 1984-10-15 | 1986-05-14 | ||
| EP0249325B1 (en) * | 1986-05-14 | 1990-02-07 | AT&T Corp. | Integrated circuit with channel length indicator |
| FR2604260B1 (fr) * | 1986-09-19 | 1988-12-30 | Draxy Sarl | Testeur de circuits electroniques |
| US4864219A (en) * | 1987-03-19 | 1989-09-05 | Genrad, Inc. | Method and apparatus for verifying proper placement of integrated circuits on circuit boards |
| US4985672A (en) * | 1989-12-11 | 1991-01-15 | Advantest Corporation | Test equipment for a low current IC |
| GB9008544D0 (en) * | 1990-04-17 | 1990-06-13 | Smiths Industries Plc | Electrical assemblies |
| US5265099A (en) * | 1991-02-28 | 1993-11-23 | Feinstein David Y | Method for heating dynamic memory units whereby |
-
1992
- 1992-10-16 US US07/962,952 patent/US5761214A/en not_active Expired - Fee Related
-
1993
- 1993-08-30 JP JP5214135A patent/JP2673092B2/ja not_active Expired - Lifetime
- 1993-09-10 EP EP9393480126A patent/EP0593385A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62247635A (ja) * | 1986-04-18 | 1987-10-28 | Asahi Chem Ind Co Ltd | 電灯線搬送通信交換装置 |
| JPH01183718A (ja) * | 1988-01-14 | 1989-07-21 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0593385A3 (en) | 1994-09-14 |
| EP0593385A2 (en) | 1994-04-20 |
| JP2673092B2 (ja) | 1997-11-05 |
| US5761214A (en) | 1998-06-02 |
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