JPH01183733A - 符号変換回路 - Google Patents
符号変換回路Info
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- JPH01183733A JPH01183733A JP63007034A JP703488A JPH01183733A JP H01183733 A JPH01183733 A JP H01183733A JP 63007034 A JP63007034 A JP 63007034A JP 703488 A JP703488 A JP 703488A JP H01183733 A JPH01183733 A JP H01183733A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、有符号化された入力データを無符号化、あ
るいは無符号化された入力データを有符号化する符号変
換回路に関する。
るいは無符号化された入力データを有符号化する符号変
換回路に関する。
（従来の技術）
符号（正、負）を含む有符号の演算処理例えば有符号の
除算処理にＪ５いては、除数及び被除数を無符号化して
除算処理を行ない、無符号として得られる商及び剰余を
除数及び被除数の符号にしたがって有符号化して、これ
を有符号における除算処理の商及び剰余としている。す
なわち、無符号として得られる商及び剰余は、第８図に
示すように、除数と被除数の符号によって有符号化され
る。このため、有符号の除算処理にあっては、上述した
ように、演篩情報及び演算結果の符号を無符号→有得号
あるいは右符号→無符号に変換する符号変換回路が用い
られている。
除算処理にＪ５いては、除数及び被除数を無符号化して
除算処理を行ない、無符号として得られる商及び剰余を
除数及び被除数の符号にしたがって有符号化して、これ
を有符号における除算処理の商及び剰余としている。す
なわち、無符号として得られる商及び剰余は、第８図に
示すように、除数と被除数の符号によって有符号化され
る。このため、有符号の除算処理にあっては、上述した
ように、演篩情報及び演算結果の符号を無符号→有得号
あるいは右符号→無符号に変換する符号変換回路が用い
られている。
第９図は有得号の除算処理において用いられる符号変換
回路の一構成例を示す図である。
回路の一構成例を示す図である。
第９図において、符号変換回路は、除数の符号を記憶す
る第１のフリップ７０ツブ１０１と、被除数の符号を記
憶する第２の７リツプフロツプ１０３を備えている。
る第１のフリップ７０ツブ１０１と、被除数の符号を記
憶する第２の７リツプフロツプ１０３を備えている。
有得号の除算処理が開始されると、入力データとなる有
得号の除数及び被除数は、符号変換を行なう加算器１０
５に与えられる。さらに、除数及び被除数に含まれ除数
及び被除数の符号を示すそれぞれの符号ビット信号が制
御回路１０７を介して、それぞれ対応した第１の７リツ
プフロツブ１０１及び第２の７リツプフロツプ１０３に
与えられて記憶される。
得号の除数及び被除数は、符号変換を行なう加算器１０
５に与えられる。さらに、除数及び被除数に含まれ除数
及び被除数の符号を示すそれぞれの符号ビット信号が制
御回路１０７を介して、それぞれ対応した第１の７リツ
プフロツブ１０１及び第２の７リツプフロツプ１０３に
与えられて記憶される。
加算器１０５に与えられた除数あるいは被除数は、変換
モード指令信号の有得号→無符号変換を示す指令と符号
ビット信号に基づいて制御回路１０７から出力される［
−ド決定信号にしたがって加ｎ器１０５で無符号化され
る。すなわち、除数 −あるいは被除数の符号が正で
ある場合には、加算器１０５に与えられた除数あるいは
被除数はそのまま加ｃ１器１０５の出力となる。一方、
除数あるいは被除数の符号が負である場合には、除数あ
るいは被除数は加Ｏ器１０５により２の補数がとられて
無符号化される。
モード指令信号の有得号→無符号変換を示す指令と符号
ビット信号に基づいて制御回路１０７から出力される［
−ド決定信号にしたがって加ｎ器１０５で無符号化され
る。すなわち、除数 −あるいは被除数の符号が正で
ある場合には、加算器１０５に与えられた除数あるいは
被除数はそのまま加ｃ１器１０５の出力となる。一方、
除数あるいは被除数の符号が負である場合には、除数あ
るいは被除数は加Ｏ器１０５により２の補数がとられて
無符号化される。
除算処理が終了して、無符号の商及び剰余が得られると
、商及び剰余は入力データとして加算器１０５に与えら
れ、変換モード指令信号と第１のフリップフロップ１０
１及び第２の７リツプフロツプ１０３に記憶された除数
及び被除数の符号にしたがって加算器１０５により有得
化される。すなわち、変換モード指令信号が商の無符号
→有得号変換を指令すると、第１のフリップ７０ツブ１
０１に記憶された値と第２のフリップ７０ツブ１０３に
記憶された値との排他的論叩和が制御回路１０７によっ
て演算され、演算結果にしたがって第８図に示すように
、商の有符号化が行なわれる。
、商及び剰余は入力データとして加算器１０５に与えら
れ、変換モード指令信号と第１のフリップフロップ１０
１及び第２の７リツプフロツプ１０３に記憶された除数
及び被除数の符号にしたがって加算器１０５により有得
化される。すなわち、変換モード指令信号が商の無符号
→有得号変換を指令すると、第１のフリップ７０ツブ１
０１に記憶された値と第２のフリップ７０ツブ１０３に
記憶された値との排他的論叩和が制御回路１０７によっ
て演算され、演算結果にしたがって第８図に示すように
、商の有符号化が行なわれる。
一方、変換モード指令信号が剰余の無符号→有得号変換
を指令すると、東金は第８図に示すように有得号される
。
を指令すると、東金は第８図に示すように有得号される
。
（発明が解決しようとザる課題）
上記したように、演算情報となる除数及び被除数のそれ
ぞれの符号を別々に記憶させる構成にあって、有得号→
無符すの変換では除数の符号変換及び被除数の符号変換
、無符号→有得号の変換でｔよ演算結果となる商の符号
変換及び剰余の符号変換をそれぞれ区別して行なわなけ
ればならない。
ぞれの符号を別々に記憶させる構成にあって、有得号→
無符すの変換では除数の符号変換及び被除数の符号変換
、無符号→有得号の変換でｔよ演算結果となる商の符号
変換及び剰余の符号変換をそれぞれ区別して行なわなけ
ればならない。
このため、除数及び被除数の符号をそれぞれ記憶する回
路が必要になるとともに、変換動作を行なう加算器１０
５に対してモード決定信号を与える制御回路１０７の構
成が複雑になるという問題があった。
路が必要になるとともに、変換動作を行なう加算器１０
５に対してモード決定信号を与える制御回路１０７の構
成が複雑になるという問題があった。
また、変換動作の制御情報となる変換モード指令信号に
あっては、除数の有得号→無符号変換、被除数の有得号
→無符号変換、商の無符号→有得号変換、剰余の無符号
→有得号変換の４通りの変換を指令しなければならず、
少なくとも２ピツトの情報が必要であった。
あっては、除数の有得号→無符号変換、被除数の有得号
→無符号変換、商の無符号→有得号変換、剰余の無符号
→有得号変換の４通りの変換を指令しなければならず、
少なくとも２ピツトの情報が必要であった。
さらに、このような符号変換回路をマイクロプログラム
制御方式のデータ処理装置に組み入れ、制御回路１０７
をマイクロ命令により制御しようとする場合には、マイ
クロ命令におけるＯＰ（オペレージコン）フィールドの
コードを４種類用意しなければならなかった。
制御方式のデータ処理装置に組み入れ、制御回路１０７
をマイクロ命令により制御しようとする場合には、マイ
クロ命令におけるＯＰ（オペレージコン）フィールドの
コードを４種類用意しなければならなかった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、回路構成の簡単化及び変換
動作におけるａ、ＩＩ御倍信号簡略化を図った符号変換
回路を提供することにある。
、その目的とするところは、回路構成の簡単化及び変換
動作におけるａ、ＩＩ御倍信号簡略化を図った符号変換
回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、与えられる入
力データあるいは前記入力データの２の補数を算出して
算出された入力データの２の補数をモード決定信号にし
たがって選択して出力することにより、前記入力データ
を無符号化あるいは所定の符号値に有符号化する演算手
段と、符号データを格納する格納手段と、無符号化を指
令した変換モード指令信号が与えられると、入力データ
の符号を示す符号ビット信号にしたがって入力データを
無符号化する旨のモード決定信号を前記演算手段に与え
るとともに、前記符号ビット信号が一方の符号値である
場合には前記格納手段の格納値を保持し、前記符号ビッ
ト信号が他方の符号値である場合には前記格納手段の格
納値を反転し、有得号化を指令した変換モード指令信号
が与えられると、前記格納手段から与えられる符号デー
タにしたがって入力データを所定の符号値に有得号化す
るとともに、前記格納手段の格納値を保持する制御手段
とから構成される。
力データあるいは前記入力データの２の補数を算出して
算出された入力データの２の補数をモード決定信号にし
たがって選択して出力することにより、前記入力データ
を無符号化あるいは所定の符号値に有符号化する演算手
段と、符号データを格納する格納手段と、無符号化を指
令した変換モード指令信号が与えられると、入力データ
の符号を示す符号ビット信号にしたがって入力データを
無符号化する旨のモード決定信号を前記演算手段に与え
るとともに、前記符号ビット信号が一方の符号値である
場合には前記格納手段の格納値を保持し、前記符号ビッ
ト信号が他方の符号値である場合には前記格納手段の格
納値を反転し、有得号化を指令した変換モード指令信号
が与えられると、前記格納手段から与えられる符号デー
タにしたがって入力データを所定の符号値に有得号化す
るとともに、前記格納手段の格納値を保持する制御手段
とから構成される。
（作用）
上記構成において、この発明は、入力データの無符号化
あるいは有得号化を変換モード指令信号により指令して
、入力データを無符号化する場合には、入力データの符
号ビット信号にしたがって入力データを無符号するとと
もに、入力データの符号に対応した符号データを生成し
、入力データを有得号化する場合には、符号データにし
だがっで入力データを所定の符号値に有得号化するよう
にしている。
あるいは有得号化を変換モード指令信号により指令して
、入力データを無符号化する場合には、入力データの符
号ビット信号にしたがって入力データを無符号するとと
もに、入力データの符号に対応した符号データを生成し
、入力データを有得号化する場合には、符号データにし
だがっで入力データを所定の符号値に有得号化するよう
にしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る符号変換回路の構成
を示すブロック図である。同図に示す符号変換回路は、
有得号の除ｑ処理において、演膵情報となる除数及び被
除数の有得号→無符号変換と、演算結果となる商及び剰
余の無符号−）ね’？−１呂変換を行なうものである。
を示すブロック図である。同図に示す符号変換回路は、
有得号の除ｑ処理において、演膵情報となる除数及び被
除数の有得号→無符号変換と、演算結果となる商及び剰
余の無符号−）ね’？−１呂変換を行なうものである。
第１図において、符号変換回路は、入力データとして与
えられる除数、被除数、商及び剰余の符号変換を行なう
加算器１と、入力データの符号に関する情報となる符号
データを格納するフリツプフロツプ回路（以下ＩＦ／Ｆ
回路」と呼ぶ）３と、加算器１の変換動作を制御する制
御回路５とから構成されている。
えられる除数、被除数、商及び剰余の符号変換を行なう
加算器１と、入力データの符号に関する情報となる符号
データを格納するフリツプフロツプ回路（以下ＩＦ／Ｆ
回路」と呼ぶ）３と、加算器１の変換動作を制御する制
御回路５とから構成されている。
加算器１は、制御回路３から与えられるモード決定信号
にしたがって、与えられる入力データをそのまま出力す
るか、あるいは、与えられる入力データの２の補数をと
りこれを出力するものである。すなわち、有得号→無符
号の変換において、入力データが正の場合は入力データ
がそのまま出力されて無符号化され、入力データが負の
場合には入力データの２の補数がとられて無符号化され
る。一方、無符号→有得号の変換において、入力データ
を正にする場合は入力データがそのまま出力されて有得
号化され、入力データを負にする場合には入力データの
２補数がとられて有得号化される。
にしたがって、与えられる入力データをそのまま出力す
るか、あるいは、与えられる入力データの２の補数をと
りこれを出力するものである。すなわち、有得号→無符
号の変換において、入力データが正の場合は入力データ
がそのまま出力されて無符号化され、入力データが負の
場合には入力データの２の補数がとられて無符号化され
る。一方、無符号→有得号の変換において、入力データ
を正にする場合は入力データがそのまま出力されて有得
号化され、入力データを負にする場合には入力データの
２補数がとられて有得号化される。
Ｆ／Ｆ回路３は、制御回路５から与えられ変換動作にお
ける制御信号となる符号データを格納するとともに、格
納された符号データをｔ１１制御回路５に与えるもので
ある。Ｆ／Ｆ回路３は格納内容が初期化信号により“０
゛′に初期化され、クロック信号に同期して制御回路５
と符号データの入出力が行なわれる。
ける制御信号となる符号データを格納するとともに、格
納された符号データをｔ１１制御回路５に与えるもので
ある。Ｆ／Ｆ回路３は格納内容が初期化信号により“０
゛′に初期化され、クロック信号に同期して制御回路５
と符号データの入出力が行なわれる。
制御回路５は、入力データの除数及び被除数の符号を示
す符号ビット信号と、入力データに対する無符号→有得
号変換あるいは右符号→無符号変換を指令して変換動作
における制御信号となる変換モード指令信号と、Ｆ／Ｆ
回路３に格納された符号データとを入力どして、加算器
１の変換動作を決定するモード決定信号を加算器１に与
える。
す符号ビット信号と、入力データに対する無符号→有得
号変換あるいは右符号→無符号変換を指令して変換動作
における制御信号となる変換モード指令信号と、Ｆ／Ｆ
回路３に格納された符号データとを入力どして、加算器
１の変換動作を決定するモード決定信号を加算器１に与
える。
さらに、制御回路５は、上述の入力に対重る符号データ
を生成して、Ｆ／Ｆ回路３に与えるものである。
を生成して、Ｆ／Ｆ回路３に与えるものである。
まず、有得号→無符号変換を示す変換モード指令信号が
制御回路５に与えられると、制御回路５は加削１の入力
データとなる除数あるいは被除数の符号ビット信号を参
照する。
制御回路５に与えられると、制御回路５は加削１の入力
データとなる除数あるいは被除数の符号ビット信号を参
照する。
符号ビット信号が入力データが正の値であることを示し
ている場合には、制御回路５は、加算器１に与えられる
入力データをそのまま出力させる旨のモード決定信号を
加算器１に与える。さらに、制御回路５は、Ｆ／Ｆ回路
３から与えられる符号データをそのままＦ／Ｆ回路３に
与える。
ている場合には、制御回路５は、加算器１に与えられる
入力データをそのまま出力させる旨のモード決定信号を
加算器１に与える。さらに、制御回路５は、Ｆ／Ｆ回路
３から与えられる符号データをそのままＦ／Ｆ回路３に
与える。
一方、符号ビット信号が入力データが負の値であること
を示している場合には、制御回路５は、入力データの２
の補数をとりこれを出力させる旨のモード決定信号を加
算器１に与える。さらに、制御回路５は、Ｆ／Ｆ回路３
から与えられる符号データを反転して、反転された符号
データをＦ／Ｆ回路３に与える。
を示している場合には、制御回路５は、入力データの２
の補数をとりこれを出力させる旨のモード決定信号を加
算器１に与える。さらに、制御回路５は、Ｆ／Ｆ回路３
から与えられる符号データを反転して、反転された符号
データをＦ／Ｆ回路３に与える。
次に、無符号→右符号変換を示す変換モード指令信号が
制御回路５に与えられると、Ｆ／Ｆ回路３から与えられ
る符号データをそのままＦ／Ｆ回路３に与える。寸なわ
ら、Ｆ／Ｆ回路３に格納されている値をＦ／Ｆ回路３に
保持させるようにする。
制御回路５に与えられると、Ｆ／Ｆ回路３から与えられ
る符号データをそのままＦ／Ｆ回路３に与える。寸なわ
ら、Ｆ／Ｆ回路３に格納されている値をＦ／Ｆ回路３に
保持させるようにする。
また、モード決定信号は、それまでＦ／Ｆ回路３に格納
されていた値にしたがって決定される。
されていた値にしたがって決定される。
すなわち、Ｆ／Ｆ回路３の格納値がｉｉ Ｏｎレベルで
ある場合には、制御回路５は入力データをそのまま出力
させる旨のモード決定信号を加算器１に与える。一方、
Ｆ／Ｆ回路３の格納値が“１″レベルである場合には、
制御回路５は入力データの２の補数をとりこれを出力さ
せる旨のモード決定信号を加算器１に与える。
ある場合には、制御回路５は入力データをそのまま出力
させる旨のモード決定信号を加算器１に与える。一方、
Ｆ／Ｆ回路３の格納値が“１″レベルである場合には、
制御回路５は入力データの２の補数をとりこれを出力さ
せる旨のモード決定信号を加算器１に与える。
以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第２図乃至第５図を用い
て説明する。ここで、第２図は除算処理において算出さ
れた商を右符号化する際のタイミングチャート図、第３
図は算出された剰余を右符号化り゛る際のタイミングチ
ャート図、第４図は第２図に対応したＦ／Ｆ回路３の格
納値の変化を示寸図、第５図は第３図に対応したＦ／Ｆ
回路３の格納値の変化を示す図である。
おり、次にこの実施例の作用を第２図乃至第５図を用い
て説明する。ここで、第２図は除算処理において算出さ
れた商を右符号化する際のタイミングチャート図、第３
図は算出された剰余を右符号化り゛る際のタイミングチ
ャート図、第４図は第２図に対応したＦ／Ｆ回路３の格
納値の変化を示寸図、第５図は第３図に対応したＦ／Ｆ
回路３の格納値の変化を示す図である。
まずはじめに、クロック信号の期間■において、初期化
信号が第２図及び第３図に示すように゛１″レベルにな
ると、Ｆ／Ｆ回路３は初期化されて、格納値は第４図及
び第５図に示寸ように“０パとなる。
信号が第２図及び第３図に示すように゛１″レベルにな
ると、Ｆ／Ｆ回路３は初期化されて、格納値は第４図及
び第５図に示寸ように“０パとなる。
次に、クロック信号の期間■において、変換モード指令
信号が゛１″レベルとなり、右符号−）無符号変換が制
御回路５に指令され、入力データとして右符号の除数が
加ｎ器１に与えられると、除数は符号ビット信号により
決まるモード決定信号にしたがって加算器１により無符
号化される。
信号が゛１″レベルとなり、右符号−）無符号変換が制
御回路５に指令され、入力データとして右符号の除数が
加ｎ器１に与えられると、除数は符号ビット信号により
決まるモード決定信号にしたがって加算器１により無符
号化される。
ツなわら、除数の符号が正の値であれば、加算器１の出
力データは与えられた入力データと同一になり、除数の
符号が負の値であれば、除数は加算器１により２の補数
がとられ、これが加算器１の出力データとなる。
力データは与えられた入力データと同一になり、除数の
符号が負の値であれば、除数は加算器１により２の補数
がとられ、これが加算器１の出力データとなる。
また、この時、Ｆ／Ｆ回路３に格納される符号データは
、除数の符号ビット信号にしたがって、第４図及び第５
図に示ずようになる。
、除数の符号ビット信号にしたがって、第４図及び第５
図に示ずようになる。
さらに、変換モード指令信号が゛１″レベルの状態であ
って、クロック信号のＩｌ１間■において、入力データ
として右符号の被除数が加算器１に与えられると、被除
数も符号ビット信号により決まるモード決定信号にした
がって、除数の場合と同様に加ＦＩ器１により無符号化
される。
って、クロック信号のＩｌ１間■において、入力データ
として右符号の被除数が加算器１に与えられると、被除
数も符号ビット信号により決まるモード決定信号にした
がって、除数の場合と同様に加ＦＩ器１により無符号化
される。
また、この時、Ｆ／Ｆ回路３に格納される符号データは
、被除数の符号ビット信号にしたがって、第４図及び第
５図に示すようになる。
、被除数の符号ビット信号にしたがって、第４図及び第
５図に示すようになる。
次に、クロック信号の期間■においては、先に無符号化
された除数と被除数により無符号の除算処理が行なわれ
て、無符号の商と剰余が算出される。この除算処理の期
間に、変換モード指令信号は、Ｆ／Ｆ回路３の格納値が
変化しないようにするため、゛０°゛レベルとして無符
号→イｊ符号変換を示すようにしておく。
された除数と被除数により無符号の除算処理が行なわれ
て、無符号の商と剰余が算出される。この除算処理の期
間に、変換モード指令信号は、Ｆ／Ｆ回路３の格納値が
変化しないようにするため、゛０°゛レベルとして無符
号→イｊ符号変換を示すようにしておく。
このようにして、無符号の除算処理が終了して、商を右
符号化する場合には、第２図に示すように、クロック信
号の期間■において、変換モード指令信号を″゛Ｏ″Ｏ
″レベル無符号→右符号変換を制御回路５に指令する。
符号化する場合には、第２図に示すように、クロック信
号の期間■において、変換モード指令信号を″゛Ｏ″Ｏ
″レベル無符号→右符号変換を制御回路５に指令する。
この後、入力データどして先に算出された無符号の商を
加算器１に与えると、第４図に示すように、それまでＦ
／Ｆ回路３に格納されていた値により決定されるモード
決定信号にしたがって、商は加算器１により右符号され
る。
加算器１に与えると、第４図に示すように、それまでＦ
／Ｆ回路３に格納されていた値により決定されるモード
決定信号にしたがって、商は加算器１により右符号され
る。
すなわち、Ｆ／Ｆ回路３の値が“Ｏ″の場合には、加算
器１に与えられた商はそのまま加算器１の出力データと
なり、等比された無符号の商は正の値として右符号化さ
れる。一方、Ｆ／Ｆ回路３の埴が“１”の場合には、加
算器１に与えられた商は２の補数がとられて、これが加
算器１の出力データとなり、算出された無符号の商は負
の値として右符号化される。したがって、右符号の除数
と被除数が無符号化されて行なわれた除算処理において
、第８図に示すように右符号化された商が得られる。
器１に与えられた商はそのまま加算器１の出力データと
なり、等比された無符号の商は正の値として右符号化さ
れる。一方、Ｆ／Ｆ回路３の埴が“１”の場合には、加
算器１に与えられた商は２の補数がとられて、これが加
算器１の出力データとなり、算出された無符号の商は負
の値として右符号化される。したがって、右符号の除数
と被除数が無符号化されて行なわれた除算処理において
、第８図に示すように右符号化された商が得られる。
一方、無符号の除算処理が終了して、剰余を右符号化す
る場合には、第３図に示すように、りＯツク信号のｍ間
■において、変換モード指令信号を“１”レベルとして
右符号→無符号変換を制御回路５に指令する。この後、
入力データとして右符号の除数を与えて、これを無符号
化する。これにより、Ｆ／Ｆ回路３に格納される符号デ
ータは、除数の符号ビット信号に応じて、第５図に示す
ようになる。
る場合には、第３図に示すように、りＯツク信号のｍ間
■において、変換モード指令信号を“１”レベルとして
右符号→無符号変換を制御回路５に指令する。この後、
入力データとして右符号の除数を与えて、これを無符号
化する。これにより、Ｆ／Ｆ回路３に格納される符号デ
ータは、除数の符号ビット信号に応じて、第５図に示す
ようになる。
次に、クロック信号の期間■において、変換モード指令
信号を“０″レベルとして、無符号→右符号変換を制御
回路５に指令する。この優、入力データとして先に算出
された無符号の剰余を加算器１に与えると、第５図に示
すように、クロック信号の期間■でＦ／Ｆ回路３に格納
された値により決定されるモード決定信号にしたがって
、剰余は加ｐ器１により右符号化される。
信号を“０″レベルとして、無符号→右符号変換を制御
回路５に指令する。この優、入力データとして先に算出
された無符号の剰余を加算器１に与えると、第５図に示
すように、クロック信号の期間■でＦ／Ｆ回路３に格納
された値により決定されるモード決定信号にしたがって
、剰余は加ｐ器１により右符号化される。
すなわら、Ｆ／Ｆ回路３の値が“０１１の場合には、加
算器１に与えられた剰余はそのまま加算器１の出力デー
タ′となり、算出された無符号の剰余は正の値として右
符号化される。一方、Ｆ／Ｆ回路３の値が°゛１″の場
合には、加算器１に与えられた剰余は２の補数がとられ
て、これが加算器１の出力データとなり、算出された無
符号の剰余は負の値として右符号化される。したがって
、右符号化された除数と被除数が無符号化されて行なわ
れた除算処理において、第８図に示すように右符号化さ
れた剰余が１ｑられる。
算器１に与えられた剰余はそのまま加算器１の出力デー
タ′となり、算出された無符号の剰余は正の値として右
符号化される。一方、Ｆ／Ｆ回路３の値が°゛１″の場
合には、加算器１に与えられた剰余は２の補数がとられ
て、これが加算器１の出力データとなり、算出された無
符号の剰余は負の値として右符号化される。したがって
、右符号化された除数と被除数が無符号化されて行なわ
れた除算処理において、第８図に示すように右符号化さ
れた剰余が１ｑられる。
ここで、剰余の右符号化は、商の右符号化が行なわれた
後であっても、Ｆ／Ｆ回路３の格納値は、第４図に示す
ように、りＯツク信号の期間■の時の値と、第５図に示
すようにクロック信号の期間■、■の時の値とは同一と
なるため、商の右符号化に続いて行なうことが可能であ
る。
後であっても、Ｆ／Ｆ回路３の格納値は、第４図に示す
ように、りＯツク信号の期間■の時の値と、第５図に示
すようにクロック信号の期間■、■の時の値とは同一と
なるため、商の右符号化に続いて行なうことが可能であ
る。
したがって、この実施例では、入力データの符号を２憶
する回路を１つに削減することができる。
する回路を１つに削減することができる。
さらに、右符号→無符号変換では除数と被除数の区別、
無符号→右符号変換では商と剰余の区別をする必要はな
くなる。これにより、変換モード指令信号は１ビツトで
あればよく、制御信号が簡略化されるとともに、変換動
作を制御する制御回路の構成を簡単にすることができる
。
無符号→右符号変換では商と剰余の区別をする必要はな
くなる。これにより、変換モード指令信号は１ビツトで
あればよく、制御信号が簡略化されるとともに、変換動
作を制御する制御回路の構成を簡単にすることができる
。
なお、この発明は上記の実施例に限られるものではなく
、加算器１に代えて、例えば第６図に示すように、入力
データの２の補数を算出するとともに、入力データをそ
のまま出力する加算機能に加えて、複数の入力データの
桿術演算及び論理演算を行なうＡＬＵ （ｔＩ術論理演
算ユニット）７であってもかまわない。
、加算器１に代えて、例えば第６図に示すように、入力
データの２の補数を算出するとともに、入力データをそ
のまま出力する加算機能に加えて、複数の入力データの
桿術演算及び論理演算を行なうＡＬＵ （ｔＩ術論理演
算ユニット）７であってもかまわない。
また、上記のＡＬＵ７及び制御回路５をマイクムプログ
ラム制御方式により制御して、変換モード指令信号をマ
イクロ命令のＯＰフィールドのコードとして与えるよう
にしてもよい。このような場合には、ＯＰフィードルの
コードは、右符号→無符号変換と無符号→右符号変換の
２種類に低減することができ、これにより、制御信号の
簡略化を達成することができるようになる。
ラム制御方式により制御して、変換モード指令信号をマ
イクロ命令のＯＰフィールドのコードとして与えるよう
にしてもよい。このような場合には、ＯＰフィードルの
コードは、右符号→無符号変換と無符号→右符号変換の
２種類に低減することができ、これにより、制御信号の
簡略化を達成することができるようになる。
［発明の効果］
以上説明したように、この発明によれば、入力データの
無符号化あるいは右符号化を変換モード指令信号により
指令し、入力データの符号ビットにしたがって入力デー
タを無符号化し、この時に生成された符号データにした
がって入力データを右符号化するようにしたので、無符
号化における入力データの区別及び右符号化における入
力データの区別が不要となり、回路構成の簡単化及び変
換動作にお番ノる制御信号の簡略化を図った符号変換回
路を提供することができる。
無符号化あるいは右符号化を変換モード指令信号により
指令し、入力データの符号ビットにしたがって入力デー
タを無符号化し、この時に生成された符号データにした
がって入力データを右符号化するようにしたので、無符
号化における入力データの区別及び右符号化における入
力データの区別が不要となり、回路構成の簡単化及び変
換動作にお番ノる制御信号の簡略化を図った符号変換回
路を提供することができる。
第１図はこの発明の一実施例に係る符号変換回路の構成
を示す図、第２図及び第３図は第１図に示す符号変換回
路のタイミングチャート図、第４図及び第５図は第１図
に示す符号変換回路の動作説明図、第６図及び第７図は
この発明の他の実施例の構成を示す図、第８図は右符号
の除算処理における除数、被除数に対する商及び剰余の
符号関係を示す図、第９図は従来の符号変換回路の一構
成例を示す図である。 １・・・加算器 ３・・・フリップフロップ回路 ５ ＝・ＩＱ ｌｉｔ回路
を示す図、第２図及び第３図は第１図に示す符号変換回
路のタイミングチャート図、第４図及び第５図は第１図
に示す符号変換回路の動作説明図、第６図及び第７図は
この発明の他の実施例の構成を示す図、第８図は右符号
の除算処理における除数、被除数に対する商及び剰余の
符号関係を示す図、第９図は従来の符号変換回路の一構
成例を示す図である。 １・・・加算器 ３・・・フリップフロップ回路 ５ ＝・ＩＱ ｌｉｔ回路
Claims (1)
- 【特許請求の範囲】 与えられる入力データあるいは前記入力データの２の
補数を算出して算出された入力データの２の補数をモー
ド決定信号にしたがって選択して出力することにより、
前記入力データを無符号化あるいは所定の符号値に有符
号化する演算手段と、符号データを格納する格納手段と
、 無符号化を指令した変換モード指令信号が与えられると
、入力データの符号を示す符号ビット信号にしたがつて
入力データを無符号化する旨のモード決定信号を前記演
算手段に与えるとともに、前記符号ビット信号が一方の
符号値である場合には前記格納手段の格納値を保持し、
前記符号ビット信号が他方の符号値である場合には前記
格納手段の格納値を反転し、有符号化を指令した変換モ
ード指令信号が与えられると、前記格納手段から与えら
れる符号データにしたがって入力データを所定の符号値
に有符号化するとともに、前記格納手段の格納値を保持
する制御手段と を有することを特徴とする符号変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007034A JPH0774989B2 (ja) | 1988-01-18 | 1988-01-18 | 符号変換回路 |
| US07/293,128 US4935890A (en) | 1988-01-18 | 1989-01-03 | Format converting circuit for numeric data |
| DE68923100T DE68923100T2 (de) | 1988-01-18 | 1989-01-18 | Formatwandlerschaltung für Digitaldaten. |
| KR1019890000481A KR920002572B1 (ko) | 1988-01-18 | 1989-01-18 | 부호변환회로 |
| EP89100792A EP0326006B1 (en) | 1988-01-18 | 1989-01-18 | Format converting circuit for numeric data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007034A JPH0774989B2 (ja) | 1988-01-18 | 1988-01-18 | 符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183733A true JPH01183733A (ja) | 1989-07-21 |
| JPH0774989B2 JPH0774989B2 (ja) | 1995-08-09 |
Family
ID=11654754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007034A Expired - Fee Related JPH0774989B2 (ja) | 1988-01-18 | 1988-01-18 | 符号変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4935890A (ja) |
| EP (1) | EP0326006B1 (ja) |
| JP (1) | JPH0774989B2 (ja) |
| KR (1) | KR920002572B1 (ja) |
| DE (1) | DE68923100T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268858A (en) * | 1991-08-30 | 1993-12-07 | Cyrix Corporation | Method and apparatus for negating an operand |
| US5493581A (en) * | 1992-08-14 | 1996-02-20 | Harris Corporation | Digital down converter and method |
| JP3790619B2 (ja) | 1996-11-29 | 2006-06-28 | 松下電器産業株式会社 | 正値化処理及び飽和演算処理からなる丸め処理を好適に行うことができるプロセッサ |
| US6085207A (en) * | 1997-06-12 | 2000-07-04 | Sun Microsystems, Inc. | Method of performing signed operations with unsigned instructions in a microprocessor |
| US6018751A (en) * | 1997-06-13 | 2000-01-25 | Sun Microsystems, Inc. | Microprocessor for performing signed operations with unsigned instructions |
| US6018752A (en) * | 1997-06-16 | 2000-01-25 | Sun Microsystems, Inc. | Microprocessor for performing unsigned operations with signed instructions |
| US6029184A (en) * | 1997-06-17 | 2000-02-22 | Sun Microsystems, Inc. | Method of performing unsigned operations with signed instructions in a microprocessor |
| ITMI20032591A1 (it) * | 2003-12-23 | 2005-06-24 | St Microelectronics Srl | Metodo di rappresentazione codificata di dati e relativo processore di elaborazione dati con circuito di codifica-decodifica |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53667B2 (ja) * | 1971-10-23 | 1978-01-11 | ||
| US3786490A (en) * | 1972-04-20 | 1974-01-15 | Bell Telephone Labor Inc | Reversible 2{40 s complement to sign-magnitude converter |
| US4038538A (en) * | 1975-08-18 | 1977-07-26 | Burroughs Corporation | Integer and floating point to binary converter |
| US4520347A (en) * | 1982-11-22 | 1985-05-28 | Motorola, Inc. | Code conversion circuit |
| DE3335386A1 (de) * | 1983-09-29 | 1985-04-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur csd-codierung einer im zweierkomplement dargestellten, binaeren zahl |
| US4709226A (en) * | 1985-07-15 | 1987-11-24 | Rca Corporation | Circuitry for complementing binary numbers |
-
1988
- 1988-01-18 JP JP63007034A patent/JPH0774989B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-03 US US07/293,128 patent/US4935890A/en not_active Expired - Lifetime
- 1989-01-18 DE DE68923100T patent/DE68923100T2/de not_active Expired - Fee Related
- 1989-01-18 EP EP89100792A patent/EP0326006B1/en not_active Expired - Lifetime
- 1989-01-18 KR KR1019890000481A patent/KR920002572B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE68923100D1 (de) | 1995-07-27 |
| KR890012220A (ko) | 1989-08-25 |
| DE68923100T2 (de) | 1995-11-30 |
| KR920002572B1 (ko) | 1992-03-30 |
| EP0326006A2 (en) | 1989-08-02 |
| EP0326006B1 (en) | 1995-06-21 |
| US4935890A (en) | 1990-06-19 |
| EP0326006A3 (en) | 1991-07-03 |
| JPH0774989B2 (ja) | 1995-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |