JPH0435777B2 - - Google Patents
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- JPH0435777B2 JPH0435777B2 JP57138535A JP13853582A JPH0435777B2 JP H0435777 B2 JPH0435777 B2 JP H0435777B2 JP 57138535 A JP57138535 A JP 57138535A JP 13853582 A JP13853582 A JP 13853582A JP H0435777 B2 JPH0435777 B2 JP H0435777B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は演算処理方式に係り、特に10進数加減
算処理方式に関する。
算処理方式に関する。
10進データは、通常絶対値表示、すなわち、絶
対値と符号の組合せで表わされ絶対値は２進化10
進数、符号は４ビツトコードよりなるとする。
対値と符号の組合せで表わされ絶対値は２進化10
進数、符号は４ビツトコードよりなるとする。
また、２つのオペランドデータが同符号の加算
または異符号の減算のときを実質加算、２つのオ
ペランドデータが同符号の減算または異符号の加
算のときを実質減算と呼んでいる。
または異符号の減算のときを実質加算、２つのオ
ペランドデータが同符号の減算または異符号の加
算のときを実質減算と呼んでいる。
従来の10進加減算処理は以下のステツプよりな
る。第１ステツプで両オペランドの符号と加算・
減算の別により実質加算か実質減算かを識別す
る。第２ステツプでは、被加（減）数である第１
オペランドの絶対値（以下Ｘと略記する）と加
（減）数である第２オペランドの絶対値（以下Ｙ
と略記する）の間で、実質加算のときＸ＋Ｙを実
質減算のときＸ−Ｙの演算を実行する。第３ステ
ツプでは、第１ステツプで調べた両オペランドの
符号及び加算・減算の別と、第２ステツプで得た
演算結果から結果の符号を決定し、符号コードを
生成する。さらに、実質減算でかつＸ＜Ｙのとき
は、第２ステツプの演算Ｘ−Ｙの結果（Ｚとす
る）が負になるため、正にするための補正０−Ｚ
を行う（この処理を再補正処理と呼ぶ）必要があ
り、この処理を行うステツプが余分にかかつてい
た。
る。第１ステツプで両オペランドの符号と加算・
減算の別により実質加算か実質減算かを識別す
る。第２ステツプでは、被加（減）数である第１
オペランドの絶対値（以下Ｘと略記する）と加
（減）数である第２オペランドの絶対値（以下Ｙ
と略記する）の間で、実質加算のときＸ＋Ｙを実
質減算のときＸ−Ｙの演算を実行する。第３ステ
ツプでは、第１ステツプで調べた両オペランドの
符号及び加算・減算の別と、第２ステツプで得た
演算結果から結果の符号を決定し、符号コードを
生成する。さらに、実質減算でかつＸ＜Ｙのとき
は、第２ステツプの演算Ｘ−Ｙの結果（Ｚとす
る）が負になるため、正にするための補正０−Ｚ
を行う（この処理を再補正処理と呼ぶ）必要があ
り、この処理を行うステツプが余分にかかつてい
た。
このように、従来10進加減算処理は、第１ステ
ツプから第３ステツプ、又は、再補正が必要な場
合には第４ステツプまでの処理を逐次的に行つて
いるための高速化が難しかつた。
ツプから第３ステツプ、又は、再補正が必要な場
合には第４ステツプまでの処理を逐次的に行つて
いるための高速化が難しかつた。
本発明の目的は、前記従来の方式で第１ステツ
プから第３ステツプまで３ステツプ要していた処
理を短縮し、かつ、再補正処理を不要にして10進
加減算命令の高速処理を行うことが可能なかつ、
構造の簡単な演算処理方式を提供することにあ
る。
プから第３ステツプまで３ステツプ要していた処
理を短縮し、かつ、再補正処理を不要にして10進
加減算命令の高速処理を行うことが可能なかつ、
構造の簡単な演算処理方式を提供することにあ
る。
上記目的を達成するために本発明の演算処理方
式は、10進加減算処理において第１ステツプで両
オペランドの符号と加算・減算の区別により実質
加算か実質減算かを識別すると同時に、絶対値の
大きさを比較するためのＸ−Ｙの演算を実行し、
さらに、同じ第１ステツプでＸ−Ｙの結果がオー
ルゼロか否か、およびＸ又はＹの一方がオールゼ
ロか否かを調べることにより結果の符号コードを
決定し、第２ステツプでは、第１ステツプで調べ
た結果により、実質加算のときＸ＋Ｙを、実質減
算かつＸ≧ＹのときＸ−Ｙを、実質減算かつＸ＜
Ｙのとき−Ｘ＋Ｙを実行し、さらに、第１ステツ
プで決定した符号コードを発生して、結果の絶対
値に付加することを特徴としている。
式は、10進加減算処理において第１ステツプで両
オペランドの符号と加算・減算の区別により実質
加算か実質減算かを識別すると同時に、絶対値の
大きさを比較するためのＸ−Ｙの演算を実行し、
さらに、同じ第１ステツプでＸ−Ｙの結果がオー
ルゼロか否か、およびＸ又はＹの一方がオールゼ
ロか否かを調べることにより結果の符号コードを
決定し、第２ステツプでは、第１ステツプで調べ
た結果により、実質加算のときＸ＋Ｙを、実質減
算かつＸ≧ＹのときＸ−Ｙを、実質減算かつＸ＜
Ｙのとき−Ｘ＋Ｙを実行し、さらに、第１ステツ
プで決定した符号コードを発生して、結果の絶対
値に付加することを特徴としている。
以下、本発明の実施例を図面を用いて説明す
る。
る。
本発明の演算処理装置は、第１図に示すように
２つのオペランドデータを納めるＸ−レジスタ１
とＹ−レジスタ２、２進加算を行う加算器３、結
果を納めるＺ−レジスタ４、および２進加算器を
用いて10進演算を行うための付属回路１１，１
２，１３，１４，１５，１６、および、10進加算
制御を行うための付加回路５，６，７，８，９，
１０，１７，１８から成る。
２つのオペランドデータを納めるＸ−レジスタ１
とＹ−レジスタ２、２進加算を行う加算器３、結
果を納めるＺ−レジスタ４、および２進加算器を
用いて10進演算を行うための付属回路１１，１
２，１３，１４，１５，１６、および、10進加算
制御を行うための付加回路５，６，７，８，９，
１０，１７，１８から成る。
10進演算を行う加減算器は、回路１１，１２，
１３，１４，１５，１６と３で構成される。以
下、10進加減算動作について説明する。被加数又
は被減数Ｘは、線１０１を介してＸ−レジスタ１
に、加数又は減数Ｙは線１０２を介してＹ−レジ
スタ２に、符号コードが右端にくるようにそれぞ
れセツトされる。また、線１００は、加算のとき
“０”減算のとき“１”にセツトされる。
１３，１４，１５，１６と３で構成される。以
下、10進加減算動作について説明する。被加数又
は被減数Ｘは、線１０１を介してＸ−レジスタ１
に、加数又は減数Ｙは線１０２を介してＹ−レジ
スタ２に、符号コードが右端にくるようにそれぞ
れセツトされる。また、線１００は、加算のとき
“０”減算のとき“１”にセツトされる。
10進加減算は、第１ステツプで、結果の符号と
絶対値に行うべき演算の分類、即ち、Ｘ＋ＹかＸ
−Ｙか−Ｘ＋Ｙかの切り分けを行い、第２ステツ
プで、その演算を実行して、符号コードを発生す
る。以下、この動作を具体的に説明する。
絶対値に行うべき演算の分類、即ち、Ｘ＋ＹかＸ
−Ｙか−Ｘ＋Ｙかの切り分けを行い、第２ステツ
プで、その演算を実行して、符号コードを発生す
る。以下、この動作を具体的に説明する。
第１ステツプでは、以下の処理を行う。被加
（減）数と加（減）数の４ビツト符号コードは、
線１Ｂと線２Ｂを介してそれぞれデコーダ７と８
に送られる。デコーダ７，８ではそれぞれ線７
Ａ，８Ａを、符号コードが正のとき“０”に負の
とき“１”にする。回路１８では、線１００と７
Ａと８Ａの排他的論理和をとつて線１８Ａに出力
する。したがつて、同符号の二つのオペランドの
和又は異符号の二つのオペランドの差が必要のと
き（実質加算のとき）に線１８Ａは０となり、同
符号の二つのオペランドの差又は異符号の二つの
オペランドの和が必要のとき（実質減算のとき）
に線１８Ａは１となる。このように、回路１８は
実質加算と実質減算のいずれを必要とするかを検
出する。被加（減）数と加（減）数の絶対値はそ
れぞれ線１Ａと２Ａを介して回路５，１１，１４
と回路１２，１３，１５に送られる。絶対値は２
進化10進数、即ち、４ビツトで10進１桁（以下単
に桁と呼ぶ）を表わしている。ゼロ検出回路５で
は、線５Ａを、線１Ａが全て“０”即ちＸ＝０な
ら“０”にし、そうでないなら“１”にする。補
数回路１１と１２は、それぞれ線１Ａと２Ａの
NOT（反転）をとつて、つまりそれぞれの１の補
数を線１１Ａと１２Ａに出力する。加算回路１３
は、２進加算器３を用いて10進加算を行えるよう
に、加（減）数Ｙの絶対値の各桁に６を加えて、
線１３Ａに出力する。なお、２進化10進数である
ので、６を加えても上の桁への桁上げは生じな
い。１４は、線１Ａ，１１Ａのどちらかを選んで
線１４Ａに出力するセレクタで、線９Ｂで制御さ
れる。線９Ｂが“０”のとき線１Ａを“１”のと
き線１１Ａをセレクトする。１５は、線２Ａ，１
２Ａ，１３Ａからひとつを選んで、線１５Ａに出
力するセレクタで、線９Ａと９Ｂで制御される。
線９Ａが“０”のときは線９Ｂの値にかかわらず
線１３Ａを、線９Ａが“１”で線９Ｂが“０”の
ときは線１２Ａを、線９Ａが“１”で線９Ｂが
“１”のときは線２Ａをセレクトする。第１ステ
ツプでは、線９Ａ，９Ｂは強制的にそれぞれ
“１”、“０”にされており、線１４Ａ，１５Ａに
は、それぞれ線１Ａ，１２Ａが出力される。即
ち、線１４ＡにはＸが線１５ＡにはＹの１の補数
（と書く）が入力され、これらは、加算器３で、
２進加算されて線３Ｂに出力される。このとき、
加算器３の最下位に入力される初期キヤリーとし
て、線９Ａの値がそのまま使われ、最上位から得
られる最終キヤリーは、線３Ａに出力される。即
ち、線３Ａは、加算器３で行つたＸ−Ｙの最終キ
ヤリーであり“０”のときＸ＜Ｙを“１”のとき
Ｘ≧Ｙであることを示している。今線９Ａは
“１”であるためこれと線１５Ａ上のが加算器
３で加算されると、Ｙの２の補数がえられ、結局
加算器３ではＸ−Ｙの演算が実行されることにな
る。ただし、２進加算器３を用いて10進加算を行
うため補正が必要で、補正回路１６では、線３Ｂ
の各桁に対して、加算器３での加算で、上の桁へ
の桁上げが生じた桁に対してはそのまま、桁上げ
が生じなかつた桁に対しては６を減算して、線１
６Ａに出力する。なお、この補正方法については
公知の技術であるので、これ以上の説明は省略す
る。線１６ＡにはＸ−Ｙの結果が出てこれがゼロ
検出回路６に送られる。ゼロ検出回路６は線６Ａ
を、もし線１６Ａが全て“０”なら“０”に、そ
うでない場合は“１”にする。演算制御回路９に
は、線３Ａと１８Ａが、符号決定回路１０には線
３Ａと１８Ａと７Ａと５Ａと６Ａが入力され、そ
れぞれの回路のフリツプフロツプ（第２図、第３
図）にラツチされる。以上が第１ステツプの処理
である。
（減）数と加（減）数の４ビツト符号コードは、
線１Ｂと線２Ｂを介してそれぞれデコーダ７と８
に送られる。デコーダ７，８ではそれぞれ線７
Ａ，８Ａを、符号コードが正のとき“０”に負の
とき“１”にする。回路１８では、線１００と７
Ａと８Ａの排他的論理和をとつて線１８Ａに出力
する。したがつて、同符号の二つのオペランドの
和又は異符号の二つのオペランドの差が必要のと
き（実質加算のとき）に線１８Ａは０となり、同
符号の二つのオペランドの差又は異符号の二つの
オペランドの和が必要のとき（実質減算のとき）
に線１８Ａは１となる。このように、回路１８は
実質加算と実質減算のいずれを必要とするかを検
出する。被加（減）数と加（減）数の絶対値はそ
れぞれ線１Ａと２Ａを介して回路５，１１，１４
と回路１２，１３，１５に送られる。絶対値は２
進化10進数、即ち、４ビツトで10進１桁（以下単
に桁と呼ぶ）を表わしている。ゼロ検出回路５で
は、線５Ａを、線１Ａが全て“０”即ちＸ＝０な
ら“０”にし、そうでないなら“１”にする。補
数回路１１と１２は、それぞれ線１Ａと２Ａの
NOT（反転）をとつて、つまりそれぞれの１の補
数を線１１Ａと１２Ａに出力する。加算回路１３
は、２進加算器３を用いて10進加算を行えるよう
に、加（減）数Ｙの絶対値の各桁に６を加えて、
線１３Ａに出力する。なお、２進化10進数である
ので、６を加えても上の桁への桁上げは生じな
い。１４は、線１Ａ，１１Ａのどちらかを選んで
線１４Ａに出力するセレクタで、線９Ｂで制御さ
れる。線９Ｂが“０”のとき線１Ａを“１”のと
き線１１Ａをセレクトする。１５は、線２Ａ，１
２Ａ，１３Ａからひとつを選んで、線１５Ａに出
力するセレクタで、線９Ａと９Ｂで制御される。
線９Ａが“０”のときは線９Ｂの値にかかわらず
線１３Ａを、線９Ａが“１”で線９Ｂが“０”の
ときは線１２Ａを、線９Ａが“１”で線９Ｂが
“１”のときは線２Ａをセレクトする。第１ステ
ツプでは、線９Ａ，９Ｂは強制的にそれぞれ
“１”、“０”にされており、線１４Ａ，１５Ａに
は、それぞれ線１Ａ，１２Ａが出力される。即
ち、線１４ＡにはＸが線１５ＡにはＹの１の補数
（と書く）が入力され、これらは、加算器３で、
２進加算されて線３Ｂに出力される。このとき、
加算器３の最下位に入力される初期キヤリーとし
て、線９Ａの値がそのまま使われ、最上位から得
られる最終キヤリーは、線３Ａに出力される。即
ち、線３Ａは、加算器３で行つたＸ−Ｙの最終キ
ヤリーであり“０”のときＸ＜Ｙを“１”のとき
Ｘ≧Ｙであることを示している。今線９Ａは
“１”であるためこれと線１５Ａ上のが加算器
３で加算されると、Ｙの２の補数がえられ、結局
加算器３ではＸ−Ｙの演算が実行されることにな
る。ただし、２進加算器３を用いて10進加算を行
うため補正が必要で、補正回路１６では、線３Ｂ
の各桁に対して、加算器３での加算で、上の桁へ
の桁上げが生じた桁に対してはそのまま、桁上げ
が生じなかつた桁に対しては６を減算して、線１
６Ａに出力する。なお、この補正方法については
公知の技術であるので、これ以上の説明は省略す
る。線１６ＡにはＸ−Ｙの結果が出てこれがゼロ
検出回路６に送られる。ゼロ検出回路６は線６Ａ
を、もし線１６Ａが全て“０”なら“０”に、そ
うでない場合は“１”にする。演算制御回路９に
は、線３Ａと１８Ａが、符号決定回路１０には線
３Ａと１８Ａと７Ａと５Ａと６Ａが入力され、そ
れぞれの回路のフリツプフロツプ（第２図、第３
図）にラツチされる。以上が第１ステツプの処理
である。
第２ステツプの処理を以下に示す。演算制御回
路９の詳細は第２図に示され、ラツチされた線１
８Ａの内容をそのまま線９Ａとして、ラツチされ
た線３Ａの内容の反転と線１８の内容のアンドを
とつて線９Ｂとして出力する。即ち線９Ａが
“１”のとき絶対値の差を求める実質減算である
ことを示し、線９Ｂが“１”のときは実質減算で
かつＸ＜Ｙの場合であること、したがつて、−Ｘ
＋Ｙの演算が必要であることを示している。ま
た、符号決定回路１０では第１ステツプで調べた
結果、即ち、Ｘの符号を示す線７Ａ、ＸとＹの大
小を示す線３Ａ、絶対値の和か差を示す線１８
Ａ、Ｘ＝０かどうかを示す線５Ａ、Ｘ−Ｙ＝０か
どうかを示す線６Ａから、結果として付加する符
号を決定し、この符号が正又は負であるかに応じ
て線１０Ａに“０”又は“１”を出力する。符号
決定の基本は、絶対値の和又はＸ＞Ｙで絶対値の
差のときはＸの符号と同じに、Ｘ＜Ｙで絶対値の
差のときはＸの符号と逆にし、結果の絶対値がゼ
ロのときは符号を正にすることである。結果の絶
対値がゼロか否かは、絶対値の差を求めるとき
（線１８Ａが１のとき）には、線６Ａが０か否か
により判断し、絶対値の和を求めるとき（線１８
Ａが０のとき）には線６Ａが０でかつ線５Ａが０
か否かにより判断する。このためには符号決定回
路１０は第３図のように構成される。
路９の詳細は第２図に示され、ラツチされた線１
８Ａの内容をそのまま線９Ａとして、ラツチされ
た線３Ａの内容の反転と線１８の内容のアンドを
とつて線９Ｂとして出力する。即ち線９Ａが
“１”のとき絶対値の差を求める実質減算である
ことを示し、線９Ｂが“１”のときは実質減算で
かつＸ＜Ｙの場合であること、したがつて、−Ｘ
＋Ｙの演算が必要であることを示している。ま
た、符号決定回路１０では第１ステツプで調べた
結果、即ち、Ｘの符号を示す線７Ａ、ＸとＹの大
小を示す線３Ａ、絶対値の和か差を示す線１８
Ａ、Ｘ＝０かどうかを示す線５Ａ、Ｘ−Ｙ＝０か
どうかを示す線６Ａから、結果として付加する符
号を決定し、この符号が正又は負であるかに応じ
て線１０Ａに“０”又は“１”を出力する。符号
決定の基本は、絶対値の和又はＸ＞Ｙで絶対値の
差のときはＸの符号と同じに、Ｘ＜Ｙで絶対値の
差のときはＸの符号と逆にし、結果の絶対値がゼ
ロのときは符号を正にすることである。結果の絶
対値がゼロか否かは、絶対値の差を求めるとき
（線１８Ａが１のとき）には、線６Ａが０か否か
により判断し、絶対値の和を求めるとき（線１８
Ａが０のとき）には線６Ａが０でかつ線５Ａが０
か否かにより判断する。このためには符号決定回
路１０は第３図のように構成される。
第３図を簡単に説明する。実質減算か否かを示
す線１８Ａと加算器３からのキヤリー即ちＸとＹ
の絶対値の大小を表わす線３Ａの反転とのAND
である線１０AAは、“１”のとき実質減算でか
つＸ＜Ｙであることを示す。言いかえれば、線１
０AAが“１”のとき、−Ｘ＋Ｙの演算が行われ
ることを意味する。さらにこれと線７Ａとの
ANDである線１０ACは、線１０AAが“０”即
ちＸ±Ｙの演算のときＸの符号を表わす線７Ａの
値そのままであり、線１０AAが“１”のとき線
７Ａの反転となる。以上が主な符号決定の論理で
あり、残りの部分は結果がオール０のとき符号を
強制的に０にするための論理である。線１０AB
が“０”のときＸ＋ＹでかつＸ＝０であることを
示し、線１０ADが０のときは、結果がオール０
となることを示している。線１０ACと線１０
ADのANDをとることにより、線１０Ａは通常
線１０ACが出力され、結果がオール０のとき強
制的に０となる。線９Ａ，９Ｂはセレクタ１４，
１５に送られる。セレクタ１４では線９Ｂが
“０”のときＸに相当する線１Ａを、“１”のとき
Ｘに相当する線１１Ａを出力する。セレクタ１５
は線９Ａが“０”のとき＋Ｙに相当する線１３Ａ
を、線９Ａ，９Ｂが、“１”・“０”のときに相
当する線１２Ａを、線９Ａ，９Ｂが“１”・“１”
のときＹに相当する線２Ａを出力する。加算器３
ではセレクタ１４，１５の出力に対して線９Ａを
初期キヤリーとして２進加算し、その出力線３Ｂ
は、補正回路１６で補正されて、Ｚレジスタ４に
セツトされる。結局、信号９Ａ，９Ｂが、０，０
のときには、Ｘ＋Ｙが、信号９Ａ，９Ｂが、１，
０のときには、Ｘ−Ｙが、信号９Ａ，９Ｂが、
１，１のときには、Ｙ−Ｘが求められる。この
際、二つの補数回路１１，１２を設け、セレクタ
１４，１５によりこれらの出力と元のオペランド
の中からこの加算器の入力を選択することにより
これらのステツプ２でのいろいろの演算及びステ
ツプ１での前述の減算を行うことが出来る。一方
結果の符号を示す線１０Ａはエンコーダ１７に送
られる。エンコーダ１７は、線１０Ａがもし
“０”なら正の、“１”なら負の４ビツトの符号コ
ードを発生して線１７Ａに出力する。線１７Ａ
は、Ｚ−レジスタ４にセツトされる。このように
してＺ−レジスタに得られた結果の絶対値と符号
は、線１０４を介して、メモリなどに格納され
る。以上が第２ステツプの処理である。
す線１８Ａと加算器３からのキヤリー即ちＸとＹ
の絶対値の大小を表わす線３Ａの反転とのAND
である線１０AAは、“１”のとき実質減算でか
つＸ＜Ｙであることを示す。言いかえれば、線１
０AAが“１”のとき、−Ｘ＋Ｙの演算が行われ
ることを意味する。さらにこれと線７Ａとの
ANDである線１０ACは、線１０AAが“０”即
ちＸ±Ｙの演算のときＸの符号を表わす線７Ａの
値そのままであり、線１０AAが“１”のとき線
７Ａの反転となる。以上が主な符号決定の論理で
あり、残りの部分は結果がオール０のとき符号を
強制的に０にするための論理である。線１０AB
が“０”のときＸ＋ＹでかつＸ＝０であることを
示し、線１０ADが０のときは、結果がオール０
となることを示している。線１０ACと線１０
ADのANDをとることにより、線１０Ａは通常
線１０ACが出力され、結果がオール０のとき強
制的に０となる。線９Ａ，９Ｂはセレクタ１４，
１５に送られる。セレクタ１４では線９Ｂが
“０”のときＸに相当する線１Ａを、“１”のとき
Ｘに相当する線１１Ａを出力する。セレクタ１５
は線９Ａが“０”のとき＋Ｙに相当する線１３Ａ
を、線９Ａ，９Ｂが、“１”・“０”のときに相
当する線１２Ａを、線９Ａ，９Ｂが“１”・“１”
のときＹに相当する線２Ａを出力する。加算器３
ではセレクタ１４，１５の出力に対して線９Ａを
初期キヤリーとして２進加算し、その出力線３Ｂ
は、補正回路１６で補正されて、Ｚレジスタ４に
セツトされる。結局、信号９Ａ，９Ｂが、０，０
のときには、Ｘ＋Ｙが、信号９Ａ，９Ｂが、１，
０のときには、Ｘ−Ｙが、信号９Ａ，９Ｂが、
１，１のときには、Ｙ−Ｘが求められる。この
際、二つの補数回路１１，１２を設け、セレクタ
１４，１５によりこれらの出力と元のオペランド
の中からこの加算器の入力を選択することにより
これらのステツプ２でのいろいろの演算及びステ
ツプ１での前述の減算を行うことが出来る。一方
結果の符号を示す線１０Ａはエンコーダ１７に送
られる。エンコーダ１７は、線１０Ａがもし
“０”なら正の、“１”なら負の４ビツトの符号コ
ードを発生して線１７Ａに出力する。線１７Ａ
は、Ｚ−レジスタ４にセツトされる。このように
してＺ−レジスタに得られた結果の絶対値と符号
は、線１０４を介して、メモリなどに格納され
る。以上が第２ステツプの処理である。
本実施例では、ゼロ検出回路５と６を設け、符
号決定回路１０に反映させることにより、10進加
減算の結果にマイナスゼロが許されない場合で
も、２ステツプで10進加減算処理が行える効果が
ある。
号決定回路１０に反映させることにより、10進加
減算の結果にマイナスゼロが許されない場合で
も、２ステツプで10進加減算処理が行える効果が
ある。
本発明によれば、10進加減算処理において、結
果の符号と、絶対値に対して行うべき演算の切り
分けを決定するステツプと、実際の演算を行い結
果の符号コードを発生するステツプの、２ステツ
プで処理が完了できるので、従来３ステツプかか
つていた処理が短縮できると同時に、従来実質減
算で必要としていた再補正処理をなくすことがで
きるという効果がある。さらに、一つの加算器を
用いて、実現できるので回路が非常に簡単にな
る。
果の符号と、絶対値に対して行うべき演算の切り
分けを決定するステツプと、実際の演算を行い結
果の符号コードを発生するステツプの、２ステツ
プで処理が完了できるので、従来３ステツプかか
つていた処理が短縮できると同時に、従来実質減
算で必要としていた再補正処理をなくすことがで
きるという効果がある。さらに、一つの加算器を
用いて、実現できるので回路が非常に簡単にな
る。
第１図は、本発明の演算処理方式を実現する回
路例、第２図は第１図の演算制御回路例、第３図
は第１図の符号決定回路例を示した図である。
路例、第２図は第１図の演算制御回路例、第３図
は第１図の符号決定回路例を示した図である。
Claims (1)
- 【特許請求の範囲】 １ 絶対値と符号からなり、加算又は減算のいず
れかの演算が施されるべき第１、第２のオペラン
ドのそれぞれの絶対値の補数を生成する第１、第
２の補数回路と、 加算回路と、 該第１のオペランドの絶対値と該第１の補数回
路の出力の内、該加算回路へ入力すべきものを選
択する第１の選択手段と、 該第２のオペランドの絶対値と該第２の補数回
路の出力の内、該加算回路へ入力すべきものを選
択する第２の選択手段と、 該演算が該第１、第２のオペランドの絶対値に
対する加算か否かを、該第１、第２のオペランド
の符号に基づき識別する手段と、 該第１、第２の選択手段を制御する手段とを有
し、 該制御手段は、 まず、その加算回路により該第１、第２のオペ
ランドの絶対値の間の比較を、該識別手段による
識別と並行して行わせるように、該第１、第２の
オペランドの一方の絶対値とその他方の絶対値に
対して該第１、第２の補数回路のいずれかにより
生成された補数を、該第１、第２の選択手段によ
り選択させ、それにより該比較を、該識別手段に
よる識別と並行して行わせ、 次に、該加算回路により該比較を行つたときの
該加算回路のキヤリー出力と該識別手段の出力と
の組み合わせに応じて、 (イ)該第１、第２のオペランドの絶対値の加算の
ために、それぞれを選択するか、(ロ)該第１のオペ
ランドの絶対値からの該第２のオペランドの絶対
値の減算のために、該第１のオペランドの絶対値
と該第２の補数回路の出力を選択するか、あるい
は、(ハ)該第２のオペランドの絶対値からの該第１
のオペランドの絶対値の減算のために、該第１の
補数回路の出力と該第２のオペランドの絶対値を
選択するように、該第１、第２の選択手段を制御
するものであり、 該加算回路により該第１、第２のオペランドの
絶対値の上記比較を行つたときの該加算回路の上
記キヤリー出力と該識別手段の出力との組み合わ
せにより該演算の結果データの符号を決定する手
段をさらに設けた演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138535A JPS5930143A (ja) | 1982-08-11 | 1982-08-11 | 演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138535A JPS5930143A (ja) | 1982-08-11 | 1982-08-11 | 演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930143A JPS5930143A (ja) | 1984-02-17 |
| JPH0435777B2 true JPH0435777B2 (ja) | 1992-06-12 |
Family
ID=15224420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138535A Granted JPS5930143A (ja) | 1982-08-11 | 1982-08-11 | 演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930143A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103243A (ja) * | 1984-10-25 | 1986-05-21 | Nec Corp | 減算装置 |
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
| JPH0371329A (ja) * | 1989-08-11 | 1991-03-27 | Fujitsu Ltd | 算術論理演算処理装置の演算制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852747A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 加減算回路 |
-
1982
- 1982-08-11 JP JP57138535A patent/JPS5930143A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930143A (ja) | 1984-02-17 |
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