JPH01183779A

JPH01183779A - 記憶制御方式

Info

Publication number: JPH01183779A
Application number: JP682688A
Authority: JP
Inventors: Masao Furukawa; 古川　政男; Tadaaki Isobe; 磯部　忠章
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1989-07-21
Anticipated expiration: 2009-06-29
Also published as: JPH0650511B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、計算機システムにおける記憶制御方式に係り
、特に、複数のアクセス要求制御装置の同期ずれを最小
限にし、かつ、記憶装置に対してアクセス要求を連続し
て送出できるようにした記憶制御方式に関する。

〔従来の技術〕

独立にアクセス可能な複数の記憶単位（記憶バンク）で
構成される記憶装置と、複数のアクセス要求制御装置を
備えるベクトルプロセッサと、アクセス要求制御装置を
備える他のプロセッサ（例えば、スカラプロセッサ、入
出カプロセッサ等）とにより構成される計算機システム
が、従来一般に知られている。この種計算機システムに
おいて、ベクトルプロセッサ及び他のプロセッサのアク
セス要求制御装置が、記憶装置に対してアクセス要求を
発行する場合の従来技術による記憶制御方式を以下図面
により説明する。

第５図は従来技術による記憶制御方式を適用した計算機
システムの構成例を示すブロック図である。第５図にお
いて、２Ｖはベクトルプロセッサ、２Ｓはスカラプロセ
ッサ、２０Ａ〜２０Ｅはアクセス要求制御装置、２１Ａ
〜２１Ｅはアクセス要求スタック装置、２２はスタック
回路、２３はアクセス要求送出制御部、２４Ａ〜２４Ｄ
はアクセス要求優先順位決定装置、２５は優先順位決定
回路部、２６はアクセス要求選択通知回路、・２７は記
憶装置、２８Ａ〜２８Ｄは記憶バンクである。

従来技術による記憶制御方式が適用される計算機システ
ムは、第２図に示すように、アクセス要求制御装置２０
Ａ〜２０Ｄを有するベクトルプロセッサ２ｖと、アクセ
ス要求制御装置２０Ｅを有するスカラプロセッサ２Ｓと
、アクセス要求制御装置２０Ａ〜２０Ｅが発行するアク
セス要求をスタックするアクセス要求スタック装置２１
Ａ〜２１Ｅと、スタックされたアクセス要求の優先順位
を決定するアクセス要求優先順位決定袋ｆｆ１２４Ａ〜
２４Ｄと、記憶バンク２８Ａ〜２８Ｄを有する記憶装置
２７とにより構成される。

アクセス要求スタック装置２１Ａ〜２１Ｅの夫々は、ス
タック回路２２とアクセス要求送出制御部２３とにより
構成され、アクセス要求制御装置２０Ａ〜２０Ｅから発
行されるアクセス要求をスタックし、スタックされたア
クセス要求を、スタック順に、そのアドレス情報に応じ
てアクセス要求優先順位決定装置２４Ａ〜２４Ｄのいず
れかに送出する。アクセス要求優先順位決定装置２４Ａ
〜２４Ｄの夫々は、記ｔα装置の記憶バンク２８Ａ〜２
８Ｄ対応に設けられ、優先順位決定回路部２５とアクセ
ス要求選択通知回路２６とにより構成され、アクセス要
求スタック装置２１Ａ〜２１Ｅから与えられるアクセス
要求相互間の優先順位を決定し、記憶装置２７の各記憶
バンク２８Ａ〜２８Ｅにアクセス要求を発行する。

いま、アクセス要求制御装置２０Ａがアクセス要求を発
行したものとすると、そのアクセス要求は、アクセス要
求スタック装置２１Ａのスタック回路２２にスタックさ
れアクセス要求送出制御部２３の指示に従ってアクセス
要求に付随するアドレス情報が示す記憶バンクに対応す
るアクセス要求優先順位決定装置２４Ａ〜２４Ｄに送出
される。

アクセス要求優先順位決定装置２４Ａ〜２４Ｄは、各ア
クセス要求スタック装置２１Ａ〜２１Ｅから送出された
アクセス要求間の優先順位をとりどれか１つを選んで記
憶装置２７の該当記憶バンク２８Ａ〜２８Ｄに送出する
。アクセス要求優先順位決定装置２４Ａは、該装置２４
Ａに対してアクセス要求スタック装置２１Ａ〜２１Ｅか
ら送出されたアクセス要求間の優先順位を優先順位決定
回路部２５でとり、前記アクセス要求中の一つを選択し
て記憶装置２７の記憶バンク２８Ａに送出する。また、
アクセス要求選択通知回路２６は、アクセス要求スタッ
ク装置２１Ａ〜２１Ｈに対して当該アクセス要求が選択
されたことを通知する。

このとき、選ばれなかったアクセス要求は、優先順位決
定回路部２５の入口で待たされる。

アクセス要求は、アクセス要求スタック装置２１Ａのス
タック回路２２がいっばいになるまでアクセス要求制御
装置２ＯＡから送出される。また、アクセス要求スタッ
ク装置２１Ａは、前のマシンサイクル（システムを構成
する順序回路群が同期して動作する周期的な一定時間間
隔）中に発行したアクセス要求２９が選択されたことを
示す信号２Ａが、例えばアクセス要求優先順位決定装置
２４Ａから返った時点で、後続のアクセス要求２９を送
出する。この動作は、アクセス要求制御装置２ＯＡから
発行されたアクセス要求の発行順に記憶装置２７に対す
るデータの読み書きを行い、アクセス要求の順序性を保
証するための動作である。

科学技術計算を高速に処理するためのベクトルプロセッ
サは、ベクトルデータを保持するベクトルレジスタと該
データを演算する演算器、記憶装置とベクトルレジスタ
間のデータ転送を司るアクセス要求制御装置とを各々複
数個備え、一つのべクトル命令中の要素を同一種の複数
のリソース（ベクトルレジスタ、演算器、アクセス要求
制御装置等）に同時に割り当て並列に処理する、いわゆ
る要素並列パイプライン方式を採用して構成されること
が多くなってきている。この場合−船釣に言って、要素
並列パイプライン処理で同時に動作している同一種のリ
ソースは、完全に同期して割当てられた要素を処理する
ことが望ましい。同期して動作させることにより、並列
に動作している同一種のリソース間で制御回路を共通化
することが可能となりまた制御論理も簡単にすることが
できる。このとき問題となるのは、記憶装置を構成する
記憶バンクへのアクセス競合による待時間の発生である
。したがって、同一種の複数のリソース間で同期して動
作させるためには、前記待時間によるリソース間のずれ
を吸収し、完全に同期化した記憶装置が必要である。

なお、この種の記憶制御方式に関連する従来技術として
、例えば、特願昭６１−９６５６０号（特開昭６２−２
５１９５６号公報参照）等に記載された技術が知られて
いる。この従来技術は、アクセス要求制御装置がアクセ
ス要求に複数個のアクセス要求識別子を付加し、同一ア
クセス要求識別子を持つ全てのアクセス要求が記憶装置
に対して発行された事を検出し、この時点で該識別子を
付加する後続のアクセス要求の発行を許可する制御手段
を設け、これにより複数個のアクセス制御装置を完全に
同期をとって並列に動作をさせることを可能とするもの
である。

科学技術計算を高速に行う手段として要素並列パイプラ
イン方式を採用した計算機システムが多く用いられるよ
うになっていることは、すでに述べた通りであるが、こ
のような計算機システムにおいて、さらにスループット
の向上を図るためには、ロード／ストアのパイプライン
の多重度を増加させ、あるいは、マルチプロセッサ方式
を採用して計算機システムを構成する必要がある。

〔発明が解決しようとする課題〕

前述したような、ロード／ストアのパイプラインの多重
度を増加し、あるいは、マルチプロセサ形式を採用した
計算機システムにおける従来技術による記憶制御方式は
、アクセス要求制御装置が論理的・物理的に増加しそれ
にともない優先順位決定装置の金物量が増えるために全
アクセス要求制御装置から発行されるアクセス要求の優
先順位を同時に決定すること（１段階優先順位決定）が
不可能であるという問題点を有する。この問題点を解決
した記憶制御方式として、アクセス要求制御装置が発行
するアクセス要求を複数個のアクセス要求群に分割し、
まずアクセス要求群の中で優先順位を決定しアクセ・ス
要求を１つ選択し、次に、各々のアクセス要求群の間で
優先順位を決定し最終的に１つのアクセス要求に絞り込
む（多段階優先順位決定）方式を採用した制御方式が知
られている。この種記憶制御方式は、優先順位決定を多
段階に分けて行うため、ある１つのアクセス要求カ他の
アクセス要求群からのアクセス要求に負は続け、そのア
クセス要求が受付けられない場合が住しるという問題点
を有する。以下、この問題点を図により説明する。

第６図は多段階優先順位決定方式による記憶制御方式を
説明するタイムチャートである。

第６図において、アクセス要求ｒＡＪが時刻ＴＯで、ア
クセス要求ｒＢＪが時刻ＴＯ，Ｔ４．Ｔ８で３個発行さ
れたものとする。時刻ＴＯで発行されたアクセス要求ｒ
ＡＪは、アクセス要求群ｒＡＪにグルーピングされ、第
１優先順位決定装置「Ａ」により第１優先順位が決定さ
れる。時刻ＴＯ。

Ｔ４．Ｔ８で発行されたアクセス要求ｒＢＪは、アクセ
ス要求群ｒＢＪにグルーピングされ、第１優先順位決定
装置ｒＢＪにより第１優先順位が決定される。時刻ＴＯ
で発行されたアクセス要求群ｒＡＪのアクセス要求ｒＡ
Ｊは、時刻Ｔ２で優先順位決定装置内にあるフリップフ
ロップｒＡＪをセットする。該フリップフロップｒＡＪ
は、アクセス要求ｒＡＪを受は付けたときにセットされ
、第２優先順位決定装置でこのアクセス要求ｒＡＪが選
択されたときにリセットされるフリップフロップである
。第２優先順位決定装置で該アクセス要求ｒＡＪが選択
された事を検出するためには、物理的制限により２マシ
ンサイクル要する。従って前記フリップフロップにセッ
トされているアクセス要求ｒＡＪの時間は最も早いケー
スで２マシンサイクルである。時刻ＴＯ，Ｔ４．Ｔ８で
発行されるアクセス要求群「Ｂ」のアクセス要求ｒＢＪ
はフリップフロップｒＡＪと同様のセット・リセット論
理を持つフリップフロップｒＢＪをセットする。フリッ
プフロップｒＡＪの出力は、時刻Ｔ２で第１優先順位決
定装置ｒＡＪに入力され、第１優先順位が決定される。

図示例では、アクセス要求群Ａに属するアクセス要求は
、アクセス要求「Ａ」しかないため、第１（ｉｉ！！先
順位決定装置ｒＡＪは、アクセス要求「Ａ」、即ちフリ
ップフロップｒＡＪの出力を選択する。選択されたフリ
ップフロップｒＡＪの出力は、第１選択アクセス要求ｒ
ＡＪとして、第２優先順位決定装置に入力される。フリ
ップフロップｒＡＪの出力は、第２優先順位決定装置で
選択されるまで、第１優先順位決定装置ｒＡＪに入力さ
れているが、アクセス要求を出しすぎないために、第１
優先順位決定装置ｒＡＪは、フリップフロップｒＡＪを
選択した次のマシンサイクルでは、無条件にフリップフ
ロップｒＡＪの入力を無視して優先順位を決定する。

したがって、この例では、アクセス要求群ｒＡＪには他
のアクセス要求が無いため、次のマシンサイクルでは、
第１選択アクセス要求ｒＡＪは出力されない。フリップ
フロップｒＢＪの出力もフリップフロップｒＡＪと同様
に制御され、第１優先順位決定装置ｒＢＪから第２選択
アクセス要求ｒＢＪが第２優先順位決定装置に入力され
る。第２優先順位決定装置は、゛′第第１択択アクセス
要求ｒＢＪ〉″第２選択アクセス要求ｒＡＪ”の優先順
位でアクセス要求を選択し、送出する。従って、第６図
の例のように第２優先順位決定装置に入力されるべき、
第１選択アクセス要求ｒＡＪと第２選択アクセス要求「
Ｂ」が時間的に重ったケースでは、第１選択アクセス要
求「Ａ」　（元はアクセス要求「Ａ」）は、第２優先順
位決定装置で選ばれない。そのために、アクセス要求が
毎マシンサイクル出なくなると共に、アクセス要求ｒＡ
Ｊだけがいつまでも選択されないことになる。このため
、特に、要素並列パイプライン処理を実行する計算機シ
ステムにおいては、著しくその性能を低下させることに
なる。

また、前述した従来の記憶制御方式は、並列に動作させ
る複数のアクセス要求制御装置からのアクセス要求の同
期ずれをいかに吸収するかという同期化方式についての
解決を見ることができるが、アクセス要求間の同期ずれ
をいかに小さくするかについての配慮がなされておらず
、並列に動作させる複数のアクセス要求制御装置間で同
期をとって処理するために、性能が低下するという問題
点がある。

本発明の目的は、前述したような従来技術の問題点を解
決し、複数のアクセス要求制御装置に対して、一つのベ
クトル記憶装置アクセス命令の要素を分割して割付けて
処理するベクトル処理装置等において、アクセス要求間
の同期をとりつつ、且つ、同期ずれを最小にし、高速に
アクセス要求の発行を可能とする記憶制御方式を提供す
ることにある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、複数のアクセス要求制御
装置が発行するアクセス要求の優先順位を多段階の優先
順位決定装置により決定し、前段優先順位決定装置に、
該優先順位決定装置で選択されたアクセス要求を後続の
アクセス要求の有無により、後段優先順位決定装置に毎
クロック連続して送出する再送手段を設け、後段優先順
位決定装置に、前段優先順位決定装置から発行されるア
クセス要求が選択されたことにより、毎クロック連続し
て発行されるアクセス要求を無効化するとともに、前段
優先順位決定装置のアクセス要求の再送を抑止する手段
を設けることにより達成される。

〔作用〕

アクセス要求の優先順位を多段階の優先順位決定手段に
よって決定する際に、記憶装置に対して連続してアクセ
ス要求を送出するために、前段優先順位決定装置は、−
度選択したアクセス要求を後続アクセス要求が無いこと
を確認して連続して再送する。前段優先順位決定装置か
ら再送されるアクセス要求は、後段優先順位決定装置で
選択されたかどうかは知らずに連続して送出されるため
に、後段優先順位決定装置は、前段優先順位決定装置か
ら発行されたアクセス要求が選択されたことを検出し、
前段優先順位決定装置のアクセス要求再送装置に通知す
ることによりアクセス要求の再送を抑止すると共に、ア
クセス要求再送抑止が間に合わずに送出されたアクセス
要求を、後段優先順位決定装置内で該アクセス要求を無
効化する手段により無効化する。これらの一連の動作に
より、記憶装置に対してアクセス要求を余分に送出する
ことは無くなるので、誤動作せずに、高速にアクセス要
求の発行を行うことが可能となる。

〔実施例〕

以下、本発明による記憶制御方式の一実施例を図面によ
り詳細に説明する。

第１図は本発明を実施する記憶制御装置内の多段階優先
順位決定装置の一実施例を示すブロック図、第２図は本
発明が適用される要素並列パイプライン方式を採用した
計算機システムの構成例を示すブロック図、第３図は記
憶制御装置内の優先順位決定装置と、アクセス要求スタ
ック装置と、記憶装置との相互接続関係を示す図、第４
図は本発明の一実施例の動作を説明するタイムチャート
である。第１図〜第３図において、ＩＯＡ〜ＩＯＤは入
力フリップフロップ、１１は第１優先順位決定回路、１
２はアクセス要求有無検出回路、１４は選択アクセス要
求フリップフロップ、１５は選択回路、１８Ａ、１８Ｂ
はアクセス要求抑止回路、１９は第２優先順位決定回路
、２０は検出回路、３０．３０Ａ〜３０Ｄは演算装置、
３１はベクトルレジスタ装置、３１Ａ〜３１Ｄはベクト
ルレジスタ、３２．３２Ａ〜３２Ｄ、４０Ａ〜４０Ｆは
アクセス要求制御装置、３３Ａ〜３３Ｄ、４１Ａ〜４１
Ｆはアクセス要求スタック装置、３４Ａ〜３４Ｄ、４２
Ａ〜４２Ｃは優先順位決定装置、３５゜４５は記憶装置
、３５Ａ〜３５Ｄ、４６Ａ〜４６Ｃは記憶バンク、３６
Ａ〜３６Ｄは読出データバッファ装置、４３Ａ、４３Ｂ
は第１優先順位決定装置、４４は第２優先順位決定装置
である。

まず、本発明が適用される計算機システムについて説明
する。

本発明が適用される計算機システムは、第２図に示すよ
うに、複数（第２図では４個であるがいくつあってもよ
い）の演算装置３０Ａ〜３０Ｄ（全体をいうときは単に
演算装置３０という）と、この演算装置３０及び記憶装
置３５間のデータバッファの役割をもつベクトルレジス
タ３１Ａ〜３１Ｄによるベクトルレジスタ装置３１と、
アクセス要求制御装置３２Ａ〜３２Ｄ（全体をいうとき
は単にアクセス要求制御装置３０という）と、記憶制御
装置３３と、記憶装置３５とを備えて構成されている。

記憶装置３５は、各々独立にアクセス可能な複数の記憶
バンク３５Ａ〜３５Ｄから成り、アクセス要求に伴なう
アドレス情報をデコードした結果どの記憶バンクにアク
セスするかが決定される。記憶制御装置３３は、アクセ
ス要求制御装置対応のアクセス要求スタック装！３３Ａ
〜３３Ｄ、読出データバッファ装置３６Ａ〜３６Ｄ１記
憶バンク対応のアクセス要求優先順位決定装置３４Ａ〜
　３４Ｄから成る。

第２図に示す計算機システムにおいて、要素並列バイブ
ライン処理方式を適用した場合の動作概要について、記
憶装置からの続出、演算、記憶装置への書込という動作
を例にとって説明する。

まず記憶装置３５からベクトルデータを読み出してベク
トルレジスタ装置３１に格納する動作の場合、ベクトル
の各要素を以下のようにアクセス要求制御装置３２Ａ〜
３２Ｄに割当て、アクセス要求を生成させる。

アクセス要求制御装置（ｎは正の整数）同時に生成したアクセス要求は、対応するアクセス要求
スタック装置３３Ａ〜３３Ｄに四つの要素が同時に送ら
れる。該各スタック装置は、アクセス要求のアドレスに
基づき、アクセス要求を目的の優先順位決定装置３４Ａ
〜３４Ｄのいずれかに送出する。該名優先順位決定装置
は、複数のアクセス要求が競合した場合、所定の優先順
位に従って一つのアクセス要求を選択し、それぞれ対応
する記憶バンク３５Ａ〜３５Ｄに対してアクセス要求を
送出する。各記憶バンクに送出したアクセス要求に対応
する続出データは、固定時間（アクセス時間に相当）後
に記憶制御装置３３に返送され、それぞれアクセス要求
制御装置３２Ａ〜３２Ｄに対応して続出データバッファ
装置３６Ａないし３６Ｄにセットされる。この読出しデ
ータは、アクセス要求制御装置３２Ａ〜３２Ｄが同時に
発行した４個のアクセス要求のデータがすべて読出され
た時点で、発行順に各アクセス要求制御装置に返送され
、ベクトルレジスタ３１Ａ〜３１Ｄに同時に格納される
。ベクトルレジスタと各要素の割当を以下に示す。

ベクトルレジスタ次に、ベクトルレジスタ３１Ａ〜３１Ｄに格納されたデ
ータを演算する場合、ベクトルの各要素を以下のように
演算装置３０Ａ〜３０Ｄに割当て、演算結果を再びベク
トルレジスタに格納する。

演算装置この演算動作は、４個の演算装置３０Ａ〜３０Ｄが完全
に同期動作して行われ、例えば、第０．１゜２．３要素
の結果が同時に求められ、同時刻にベクトルレジスタ３
１Ａ〜３１Ｄに格納される。

最後に、ベクトルレジスタ３１Ａ〜３１Ｄに格納された
データを記憶装置３５Ｇ；書込む場合、前述したデータ
続出と同様に各要素がアクセス要求制御装置３２Ａ〜３
２Ｄに割当てられ、４個の要素、例えば第０．　１．　
２．　３要素が、対応するアクセス要求スタック装置３
３Ａ〜３３Ｄに送出される。以降の記憶装置３５へのア
クセス要求送出までの処理は、読出動作と同様である。

。以上述べたように、各々４個の演算装置３０Ａ〜３０Ｄ
１ベクトルレジスタ３１Ａ〜３１Ｄ１アクセス要求制御
装置３２Ａ〜３２Ｄは、同期して各要素を処理する。し
たがって、同期して動作させる要素並列処理方式の計算
機システムは、一つの制御系論理で各々４個の演算装置
３０Ａ〜３０Ｄのベクトルレジスタ３１Ａ〜３１Ｄ１ア
クセス要求制御装置３２Ａ〜３２Ｄを制御するような論
理構成をとることができる。

ところが、記憶制御装置３３内での動作は、アクセスす
る記憶バンクの状態（先行アクセス要求による使用中な
ど）や他のアクセスとの競合の為に、アクセス要求制御
装置３２Ａ〜３２Ｄが同期して同時に送出した４個の各
アクセス要求が同時に処理されるという保証がなく、記
憶バンクへのアクセス要求の送出に時間的なずれが生じ
ることがある。この為、記憶制御装置３３内の読出デー
タバッファ装ｆ３６Ａ〜３６Ｄにおいては、アクセス要
求制御装置３２Ａ〜３２Ｄから同時に送出されたアクセ
ス要求に対応する続出データがすべて格納されるまで待
合せ、すべて格納さた時点で４個の読出しデータアクセ
ス要求制御装置に送出するような制御方式をとっている
。

次に多段階優先順位決定手段において優先順位を決定す
る方法を第３図により説明する。

第３図において、アクセス要求制御装置４０Ａ〜４０Ｄ
は、一つのベクトル命令を要素を分割して割付けて処理
するいわゆる要素並列パイプライン処理方式でベクトル
命令を処理するベクトルプロセッサからのメモリアクセ
ス要求を生成・制御し、アクセス要求制御装置４０Ｅは
、スカラプロセッサからのメモリアクセス要求を生成・
制御し、また、アクセス要求制御装置４０Ｆは、入出カ
プロセッサからのメモリアクセス要求を生成・制御する
。アクセス要求スタック装置４１Ａ〜４１Ｆは、前記各
々のアクセス要求制御装置が発行するアクセス要求をス
タックする。優先順位決定装置４２Ａ〜４２Ｃは、記憶
装置４５の各記憶バンク４６Ａ〜４６Ｃに対応して設け
られている。記憶バンク対応の優先順位決定装置の夫々
は、アクセス要求制御装置４０Ａ〜４０Ｄが発行するア
クセス要求群Ａの優先順位を決定する第１優先順位決定
装置ｒＡＪ４３Ａと、アクセス要求制御装置４０Ｅ、４
０Ｆが発行するアクセス要求群Ｂの優先順位を決定する
第１優先順位決定装置ｒＢＪ４３Ｂと、第１優先順位決
定装置ｒＡＪ　　ｒＢＪで選択されたアクセス要求を更
に１つのアクセス要求に決定する第２優先順位決定装置
４４とにより構成されている。アクセス要求制御装置４
０Ａ〜４０Ｅが発行したアクセス要求は、アドレス情報
をデコードし各記憶バンク４６Ａ〜４６Ｃに対応する優
先順位決定装置４２Ａ〜４２Ｃに送出される。優先順位
決定装置４２Ａ〜４２Ｇは、アクセス要求制御装置４０
Ａ〜４０Ｄが発行したアクセス要求群の優先順位を第１
優先順位決定装置ｒＡＪ４３Ａで決定する＜ｇ！先順位
は４０Ａ＞４０Ｂ＞４０Ｃ＞４０Ｄと固定）。また、第
１優先順位決定装置ｒＢＪ４３Ｂは、アクセス要求制御
装置４０Ｅ、４０Ｆが発行したアクセス要求群の優先順
位を決定する（優先順位は４０Ｆ＞４０Ｅと固定）。第
１優先順位決定装置ｒＡＪ、ｒＢＪで選択された各々の
アクセス要求は、第２優先順位決定装置４４に与えられ
、ここで優先順位が決定される（優先順位は４３Ｂ＞４
３Ａと固定）。そして、第２優先順位決定装置４４で選
択したアクセス要求は、記憶装置４５の記憶バンク４６
Ａ〜４６Ｃに送出される。

優先順位決定装置４２Ａ〜４２Ｃは、前述したように、
第１優先順位決定装置ｒＡＪ、ｒＢＪ及び第２優先順位
決定装置４４により構成されるが、この詳細な構成が第
１図に示されている。第１（ｆｉ先順位決定装置ｒＡＪ
４３Ａは、第１図に示すように、アクセス要求制御装置
４０Ａ〜４０Ｄからのアクセス要求によりセットされる
入力フリップフロップＩＯＡ〜ＩＯＤと、第１優先順位
決定回路１１と、アクセス要求の有無を検出するアクセ
ス要求有無検出回路１２と、アクセス要求の優先順位が
決定され、選択されたアクセス要求がパス１６に送出さ
れたときセットされる選択アクセス要求フリップフロッ
プ１４と、セレクタ１５とにより構成される。第１図に
は示していないが、第１優先順位決定装置ｒＢＪ４３Ｂ
も、前の第１優先順位決定装置ｒＡＪ４３Ａと同様に構
成され、アクセス要求制御装置４０Ｅ、４０Ｆからのア
クセス要求の優先順位を決定し、選択したアクセス要求
をパス１７に送出する。

第２優先順位決定装置４４は、アクセス要求抑止回路１
８Ａ、１８Ｂと、第２優先順位決定回路１９と、第１優
先順位決定装置ｒＢＪ４３Ｂからのアクセス要求が最終
的に選択されたことを検出する検出回路２０と、最終的
なアクセス要求が選択されたときにセットされる記憶装
置送出アクセス要求フリップフロップ２２とにより構成
されている。

前述のように構成される本発明の一実施例の動作を、第
４図に示すタイムチャートに基づいて、かつ、第１図、
第３図を参照して以下に説明する。

第４図において、時刻ＴＯでアクセス要求制御装置４０
Ａ、４０Ｂ、４０Ｃ，４０Ｄ、４０Ｅが、時刻Ｔ４でア
クセス要求制御装置４０Ｆが、時刻Ｔ８でアクセス要求
制御装置４０Ｅが、それぞれアクセス要求を発行したも
のとする。アクセス要求のアドレス情報をデコードした
結果、アクセス要求制御装置４０Ａ、４０Ｅ、４０Ｆか
らのアクセス要求が、優先順位決定装置４２Ａへ、アク
セス要求制御装置４０Ｂ、４０Ｃ，４０Ｄからのアクセ
ス要求が、その他の優先順位決定装置へ送出されたとす
る。アクセス要求制御装置４０Ａからのアクセス要求は
、優先順位状定置４２Ａ内の入力フリップフロップＩＯ
Ａを時刻Ｔ２でセットする。入力フリップフロップＩＯ
Ａは、アクセス要求制御装置４０Ａから発行されるアク
セス要求により、入力フリップフロップＩＯＢは、アク
セス要求制御装置４０Ｂから発行されるアクセス要求に
より、入力フリップフロップＩＯＣは、アクセス要求制
御装置４０Ｃから発行されるアクセス要求により、入力
フリップフロップＩＯＤはアクセス要求制御装置４０Ｄ
から発行されるアクセス要求により、それぞれセットさ
れ、各々アクセス要求が第２優先順位決定装置４４で選
択され記憶装置にアクセス要求を送出したときにリセッ
トされるフリップフロップである。フリップフロップ１
０Ａにセットされたアクセス要求は、第１優先順位決定
回路１１に入力され優先順位が決定される。本発明の図
示実施例では、他のアクセス要求制御装置４０Ｂないし
４０Ｄからのアクセス要求は、異記憶バンクに発行され
ているためフリップフロップＩＯＢ〜ＩＯＤにセットさ
れているアクセス要求は無いため、フリップフロップＩ
ＯＡにセットされたアクセス要求が選択され第２優先順
位決定装置４４に第１選択アクセス要求ｒＡＪとしてパ
ス１６に送出されると共に選択アクセス要求フリップフ
ロップ１４を時刻Ｔ４でセットする。

第２優先順位決定装置４４は、第１優先順位決定装置ｒ
ＡＪ４３Ａから送出されるアクセス要求（パス１６を介
した第１選択アクセス要求「Ａ」）と第１優先順位決定
装置ｒＢＪ４３Ｂから送出されるアクセス要求（パス１
７を介した第２選択アクセス要求「Ｂ」）との優先順位
を第２優先順位決定回路１９で決定し、第２選択アクセ
ス要求「Ｂ」　（この場合、アクセス要求制御装置４０
Ｅからのアクセス要求であるとする）を選択し記憶装置
送出アクセス要求フリップフロップ２２を時刻Ｔ４でセ
ットし記憶装置４５にアクセス要求を送出する。選択さ
れたアクセス要求がどちらの第１優先順位決定装置から
発行されたアクセス要求なのかを検出する検出回路２０
は、第１優先順位決定装置ｒＢＪ４３Ｂから送出された
アクセス要求であることを検出し、第１優先順位決定装
置ｒＢＪ４３Ｂから余分に発行されるパス１７を介した
アクセス要求をアクセス要求抑止回路１８Ｂで抑止し、
更に第１優先順位決定装置ｒＢＪ４３Ｂに送出すること
により該アクセス要求の入力フリップフロップを時刻Ｔ
６でリセットする。第１優先順位決定装置ｒＡＪ４３Ａ
の時刻Ｔ４では、フリップフロップＩＯＡ以外のアクセ
ス要求が無いことを検出する回路１２により、他アクセ
ス要求が無い事を示す信号１３の指示により、選択回路
１５を切り換え選択アクセス要求フリップフロップ１４
の出力をパス１６を使用して第２優先順位決定装置４４
に送出する（選択アクセス要求フリップフロップ１４に
セットされているのは、入力フリップフロップＩＯＡに
セットされているアクセス要求である。）。時刻Ｔ４に
おいて、第２優先順位決定装置４４は、前述したように
第１選択アクセス要求ｒＢＪとしてパス１７を介するア
クセス要求が抑止回路１８Ｂによって抑止されているた
め、第２優先順位決定回路１９により、第１選択アクセ
ス要求ｒＡＪとしてのパス１６からのアクセス要求、す
なわち、アクセス要求制御装置４０Ａからのアクセス要
求を選択する。選択されたアクセス要求は、記憶装置送
出アクセス要求フリップフロップ２２に時刻Ｔ６でセッ
トされ、記憶装置に送出されると共に、検出回路２０に
より第１優先順位決定装置ｒＡＪ４３Ａから発行された
アクセス要求であることが検出され、第１優先順位決定
装置ｒＡＪ４３Ａから余分に発行されるアクセス要求を
、アクセス要求抑止回路１８Ａで抑止し更に第１優先順
位決定装置ｒＡＪ４３Ａの入力フリップフロップＩＯＡ
を時刻Ｔ８でリセットする。時刻Ｔ４で発行されたアク
セス要求制御装置４０Ｆからのアクセス要求は、時刻Ｔ
６で第１優先順位決定回路ｒＢＪ４３Ｂの入力フリップ
フロップにセットされ、他アクセス要求が無いため、第
１選択アクセス要求ｒＢＪとしてパス１７より第２優先
順位決定装置４４に入力される。時刻Ｔ６において、先
に選択されたアクセス要求は、アクセス要求抑止回路１
８Ａでパス１６を介して第１選択アクセス要求「Ａ」を
抑止しているため、第２優先順位決定回路１９は、他に
競合するアクセス要求が無いため（競合するアクセス要
求があっても優先順位は高い）、無条件にパス１７を介
した第１選択アクセス要求ｒＢＪを選択し、時刻Ｔ８で
記憶装置送出アクセス要求フリツプフロツプ２２をセッ
トし、このアクセス要求を記憶装置に送出すると共に、
検出回路２０により第１優先順位決定装置ｒＢＪから発
行されたアクセス要求であることを検出し、第１優先順
位決定装置ｒＢＪ４３Ｂから余分に発行されるアクセス
要求を、アクセス要求抑止回路１８Ｂで抑止し、更に第
１優先順位決定装置ｒＢＪ４３Ｂの入力フリップフロッ
プをリセットする。時刻Ｔ８で発行されるアクセス要求
制御装置４０Ｅからのアクセス要求も、時刻Ｔ４で発行
されたアクセス要求４０Ｆと同様な動作により、時刻Ｔ
１２で記憶装置に対するアクセス要求として送出される
。

本発明の一実施例は、前述した一連の動作により、アク
セス要求を連続して送出することが可能となり、計算機
システムの性能低下を防止することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、複数のアクセス
要求制御装置に対して、一つのベクトルアクセス命令の
要素を分割して割付けて同時に処理する要素並列パイプ
ライン処理方式において、多段階優先順位決定方式でア
クセス要求再送手段を設けたことにより、アクセス要求
を毎マシンサイクル発行することができ、記憶制御装置
のアクセス要求処理能力の大幅な向上を図ることができ
る。

更に、要素並列パイプライン処理において、アクセス要
求のばらつきを最小限にとどめることができ、要素並列
パイプライン処理方式の実現容易性の向上に大きな効果
がある。

【図面の簡単な説明】

第１図は本発明を実施する記憶制御装置内の多段階優先
順位決定装置の一実施例を示すブロック図、第２図は本
発明が適用される要素並列パイプライン方式を採用した
計算機システムの構成例を示すブロック図、第３図は記
憶制御装置内の優先順位決定装置と、アクセス要求スタ
ック装置と、記憶装置との相互接続関係を示す図、第４
図は本発明の一実施例の動作を説明するタイムチャート
、第５図は従来技術による記憶制御方式を適用した計算
機システムの構成例を示すブロック図、第６図は多段階
優先順位決定方式による記憶制御方式を説明するタイム
チャートである。２ｖ・・・・・・ベクトルプロセッサ、２Ｓ・・・・・
・スカラプロセッサ、ｌ０Ａ−１０Ｄ・・・・・・入力
フリップフロップ、１１・・・・・・第１（ｉｌ先順位
決定回路、１２・・・・・・アクセス要求有無検出回路
、１４・・・・・・選択アクセス要求フリップフロップ
、１５・・・・・・選択回路、１８Ａ、１８Ｂ・・・・
・・アクセス要求抑止回路、１９・・・・・・第２優先
順位決定回路、２０・・・・・・検出回路、３０．３０
Ａ〜３０Ｄ・・・・・・演算装置、３１・・・・・・ベ
クトルレジスタ装置、３１Ａ〜３１Ｄ・・・・・・ベク
トルレジスタ、２０Ａ〜２０Ｂ、３２．３２Ａ〜３２Ｄ
、４０Ａ〜４０Ｆ・・・・・・アクセス要求制御装置、
２１Ａ〜２１Ｂ、３３Ａ〜３３Ｄ、４１Ａ〜４１Ｆ・・
・・・・アクセス要求スタック装置、２２・・・・・・
スタック回路、２３・・・・・・アクセス要求送出制御
部、２４Ａ〜２４Ｄ、３４Ａ〜３４Ｄ、４２Ａ〜４２Ｃ
・・・・・・優先順位決定装置、２５・・・・・・優先
順位決定回路部、２６・・・・・・アクセス要求選択通
知回路、２７．３５．４５・・・・・・記憶装置、２８
Ａ〜２８Ｄ。３５Ａ〜３５Ｄ、４６Ａ〜４６Ｃ・・・・・・記憶パン
ク、３６Ａ〜３６Ｄ・・・・・・読出データバッファ装
置、４３Ａ、４３Ｂ・・・・・・第１優先順位決定装置
、４４・・・・・・第２優先順位決定装置。鴫１図粥２図姑３図時刻第５図鵬６図８１刻

Claims

【特許請求の範囲】

１、独立にアクセス可能な複数の記憶単位で構成される
記憶装置と、該記憶装置に対してアクセス要求を発行す
る複数のアクセス要求制御装置と、該アクセス要求制御
装置が発行する複数のアクセス要求の優先順位を決定し
、選択したアクセス要求を該当記憶単位に送出する記憶
制御装置とを備えて構成される計算機システムにおいて
、前記複数のアクセス要求制御装置が発行するアクセス
要求を複数段階に分けて段階的に優先順位を決定する第
１の手段と、該第１の手段における前段の優先順位決定
手段で選択されたアクセス要求を、後続のアクセス要求
の有無により、後段の優先順位決定手段に毎クロック連
続して再送出する第２の手段と、前段の優先順位決定手
段から発行されたアクセス要求が後段の優先順位決定手
段で選択されたとき、前段の優先順位決定手段から連続
的に発行されるアクセス要求を無効化し、前段の優先順
位決定手段からのアクセス要求の再送を抑止する第３の
手段とを備えたことを特徴とする記憶制御方式。