JPH01147647A - データ処理装置 - Google Patents

データ処理装置

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JPH01147647A
JPH01147647A JP62306212A JP30621287A JPH01147647A JP H01147647 A JPH01147647 A JP H01147647A JP 62306212 A JP62306212 A JP 62306212A JP 30621287 A JP30621287 A JP 30621287A JP H01147647 A JPH01147647 A JP H01147647A
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JP
Japan
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memory
data
bus
cpu
read
Prior art date
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Pending
Application number
JP62306212A
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English (en)
Inventor
Akira Watanabe
晃 渡辺
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)
  • Information Transfer Systems (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はバスに接続されるデータ処理装置に係り、特
にこのデータ処理装置に備えられるメモリへのアクセス
要求の競合を回避するメモリ競合回路に関するものであ
る。
〔従来の技術〕
第７図は従来のデータ処理装置の構成を示すブロック図
である。図において、１はバス２に接続される複数のデ
ータ処理装置であり、この各データ処理装置１にはデー
タ処理のための演算・制御を行なうＣＰＵ　（中央処理
袋り３、データ処理に必要な情報を格納するメモリ４、
受信パケットを一時蓄える受信バッファ５、送信パケッ
トを一時蓄える送信バッファ６、バス２とのバケット送
受信を制御するバス制御回路７、バス２からパケットを
受けたりバス２ヘパケソトを送ったりするドライバ／レ
シーバ回路８、受信バッファ５とＣＰｔＪ３との通信経
路の開閉を行なうゲート回路９、および送信バッファ６
とＣＰＵ３との通信経路の開閉を行なうゲート回路１０
が備えられている。
次に動作について説明する。説明を簡単にするためデー
タはすべてバイト単位で転送されるものとする。データ
処理装置１はバス２から送られてくる自局あてのパケッ
トを取り込み、内部で処理した後、応答パケットを所定
のデータ処理装置へ送り返すという処理を繰り返してい
る。自局あてのパケットは他のデータ処理装置からラン
ダムに送られるので、データ処理装置１はバス２からの
受信、内部データ処理、バス２への送信をできるだけ早
く処理できなければならない。データ処理装置１内のＣ
ＰＵ３はメモリ４に格納されたプログラムに従って上記
処理を実行する。受信バッファ５および送信バッファ６
はバス２との高速データ転送が可能な高速メモリで構成
され、バス２との送受信パケットを一時蓄える。バス制
御回路７はバス２とのパケット送受信を制御する。デー
タ処理装置１は、バス２とのデータ送受信を行っていな
い時、バス２からの受信が常時可能な状態となっている
。この時、ゲート回路９は閉じており、ＣＰＵ３の動作
とは無関係に受信バッファ５でバス２からのパケットを
受信できる。なお、この場合、ゲート回路１０は閉じて
いても開いていてもよい。
次に第ど図に示すフローチャートに基づいてこの従来例
の動作について説明する。バス制御回路７はバス２上に
自局あてパケットを検出すると（ステップＳ１）、この
パケットをドライバ／レシーバ回路８を介して受信バッ
ファ５に転送する（ステップＳ２）。上記パケットの受
信が完了すると（ステップＳ３）、バス制御回路７はビ
ジーパケットの内容を解読し、この内容に対応した処理
を実行する（ステップＳ５）。この処理が完了の受信を
可能とするようにビジー状態（受信禁止）を解除する指
示を与える（ステップ３７）。
ＣＰＵ３は次にゲート回路１０を開き応答パケットを送
信バッファ６に作成する（ステップＳ８）。
応答パケットの作成が完了すると（ステップＳ９）、Ｃ
ＰＵ３はケ′−ト回路１０を閉じ、バス制御回路７に対
し送信を指示する（ステップ５１０）。これにより、バ
ス制御回路７はシステム固有のアクセス方式でバス２を
占有し、送信バッファ６の内容をドライバ／レシーバ回
路８を経由してバス２に送出する（ステップ５１１）。
〔発明が解決しようとする問題点〕
従来のデータ処理装置は上述したように構成されている
ので、受信パケットに対する処理が完了するまで、次の
パケットを受信できず、このためパケット送信側のデー
タ処理装置は受信側のデータ処理装置がパケットを取り
入れるまで何度もパケット送信を試みるなどの手段を必
要とし、受信側装置の処理が長び（場合は、受信パケッ
トの内容をメモリ４のワークエリアに一度待避して受信
バッファをあけてやる等の処理が必要になり、また、送
信用バッファと受信用バッファとが別々に必要とし、特
に受信バッファのビジー状態が多くなり、したがって装
置の処理効率が低下するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリ競合回路を設け、装置の処理効率を向
上させることができるデータ処理装置を提供することを
目的とする。
〔問題点を解決するための手段〕
この発明に係るデータ処理装置は、ハス２がらデータ処
理装置１内部の高速メモリ２１への入力データを一時蓄
える入力データ用メモリ２２と、高速メモリ２１からバ
ス２への出力データを一時蓄える出力データ用メモリ２
３と、中央処理装置３が高速メモリ２１から読み出すデ
ータを一時うノチするリードレジスタ２４と、中央処理
装置３が高速メモリ２１へ書き込むデータを一時ラッチ
するライトレジスタ２５と、入力データ用メモリ２２か
らのライト要求、出力データ用メモリ２３へのリード要
求、中央処理装置３からのリード要求、中央処理装置３
からのライト要求をそれぞれ受け付けて、予め定められ
た優先順位に従って上記要求に対する高速メモリ２１へ
のアクセスを入力データ用メモリ２２、出力データ用メ
モリ２３、リードレジスタ２４、ライトレジスタ２５と
の間でそれぞれ実行し、中央処理装置３に対してアクセ
スが間に合わない時ウェイト信号を出す機能を持つ競合
制御部２６とを具備したメモリ競合回路２０を設けたこ
とを特徴とするものである。
〔作用〕
入力データ用メモリ２２は、バス２から高速メモリ２１
に与えられる入力データを一時蓄え、出力データ用メモ
リ２３は高速メモリ２１からバス２へ送られる出力デー
タを一時蓄える。リードレジスタ２４は、中央処理装置
３により高速メモリ２１から読み出されたデータを一時
ラッチし、ライトレジスタ２５は中央処理装置３により
高速メモリ２１へ書き込まれるデータを一時ラッチする
。
競合制御部２６は、入力データ用メモリ２２からのライ
ト要求、出力データ用メモリ２３へのリード要求、中央
処理装置３からのリード要求、中央処理装置３からのラ
イト要求をそれぞれ受け付けると、予め定められた優先
順位に従って入力データ用メモリ２２、出力データ用メ
モリ２３、リードレジスタ２４、ライトレジスタ２５と
の間で高速メモリ２１に対するアクセスを実行する。ま
た、競合制御部２６は、中央処理装置３に対してアクセ
スが間に合わないとウェイト信号を出し中央処理装置３
の処理を待たせる。
〔発明の実施例〕
以下この発明の一実施例を図面に基づいて説明する。
第１図はこの実施例のデータ処理装置の構成を示すブロ
ック図である。図において、１はバス２に接続される複
数のデータ処理装置であり、この各データ処理装置１に
はデータ処理のための演算・制御を行なうＣＰＵ　（中
央処理装置）３、データ処理に必要な情報を格納するメ
モリ４、バス２とのパケット送受信を制御するバス制御
回路７、バス２からパケットを受けたりバス２ヘパケツ
トを送ったりするドライバ／レシーバ回路８、メモリ競
合回路２０、および高速メモリ２１が備えられている。
上記メモリ競合回路２０は、バス２からデータ処理装置
１内部の高速メモリ２１への入力データを一時蓄える入
力データ用メモリ２２と、高速メモリ２１からバス２へ
の出力データを一時蓄える出力データ用メモリ２３去、
ＣＰＵ３が高速メモリ２１から読み出すデータを一時ラ
ッチするり一ドレジスタ２４と、ＣＰＵ、３が高速メモ
リ２１へ書き込むデータを一時ラッチするライトレジス
タ２５と、競合制御部２６とを存している。
上記競合制御部２６は、高速メモリ２１へのアクセス要
求２８に従いバス２およびＣＰＵ３の動作クロックとは
独立のタイミング、即ちクロック発生器２７から供給さ
れるクロックに従って動作する。競合制御部２６は、高
速メモリ２１へのアクセス要求２８、即ちＣＰＵ３から
のライト／リード要求、バス２からの受信要求、バス２
への送信要求をそれぞれ受け付け、これらの要求を満た
すべく高速メモリ２１に対し、ライトレジスタ２５から
の書込み、リードレジスタ２４への読み込み、入力デー
タ用メモリ２２からの書込み、出力データ用メモリ２３
への読み出しをそれぞれ実行する。
上記アクセス要求２８が重なると、競合制御部２６は予
め定められた優先順位の高い要求から順にアクセスを実
行し、高速メモリ２１へのアクセス要求の競合を回避す
る。そのため、アクセス要求２８が待たされる場合が発
生するが、これは次の手段により不具合が発生しないよ
うに考慮されている。即ち、バス２との送受信に関して
は、入力データ用メモリ２２および出力データ用メモリ
２３が緩衝メモリとしての役割を果たすため、高速メモ
リ２１へのアクセスが多少遅れてもデータぬけは発生し
ない。また、競合制御部２６は、ＣＰＵ３からのアクセ
ス要求２８に対してアクセスが遅れるような場合はＣＰ
Ｕ３に対しウェイト信号２９を出し、ＣＰＵ３の処理を
待たせる。
次に第２図に示すフローチャートを参照してこの実施例
の動作について説明する。データ処理装置１全体の行う
べき動作は従来のそれと同様である。バス制御回路７は
バス２上に自局あてパケットを検出すると（ステップＮ
１）、そのパケットをドライバ／レシーバ回路８を介し
て入力データ用メモリ２２に転送する（ステップＮ２）
。この転送されたデータ（パケット）は競合制御部２６
の動作により、その都度高速メモリ２１に順次書き込ま
れる（ステップＮ３）。受信が完了すると（ステップＮ
４）、バス制御回路７は受信バッファとしての高速メモ
リ２１のエリアを切り換え、次の受信を可能にする（ス
テップＮ５）。受信バッファ全体のエリアは予め決めら
れており、それを分割して循環して使用する。データを
受信し、すべての受信バッファがデータで一杯になった
とき（ステップＮ６）、高速メモリ２１は初めてビジー
状態になる（ステップＮ７）。ＣＰＵ３は、リードレジ
スタ２４およびライトレジスタ２５を経由して高速メモ
リ２１に転送されたパケットの内容を解読し、その内容
に対応する処理を実行する（ステップＮ８）。この処理
が完了すると（ステップＮ９）　、ＣＰＵ３は高速メモ
リ２１の別のエリアに応答パケットを作成する（ステッ
プＮ１０）。この応答パケットの作成が完了すると（ス
テップＮｌ　１）　、ＣＰＵ３はバス制御回路７に対し
送信を指示する（ステップＮ１２）。バス制御回路７は
システム固有のアクセス方式でバス２を占有し、上記応
答パケットをドライバ／レシーバ回路８を経由してバス
２に送出する（ステップＮ１５）。
上記実施例によれば、同一メモリ領域内（高速メモリ２
１のエリア）に受信バッファおよび送信バッファなどを
共存して取ることができるので、バスからの送受信およ
びプログラムの処理を同時に行うことができ、処理性能
が向上する。また、高速メモリ２１へのアクセスを入力
データ用メモリ２２、出力データ用メモリ２３、リード
レジスタ２４、ライトレジスタ２５を介して行い、実際
の高速メモリ２１へのリード・ライトは競合制御部２６
で行わせるようにしたので、高速メモリ２１に対しバス
２からの送受信及びＣＰＵ３からのアクセスを同時に行
うことができるようになる。
第３図は第１図に示すメモリ競合回路の更に詳細な構成
を説明するためのブロック図である。また、第４図〜第
６図はこのメモリ競合回路の動作を説明するためのタイ
ミングチャートである。第３図において、第１図に示す
構成要素に対応するものには同一の参照符を付して、そ
の説明を省略する。なお、第３図の説明を簡単にするた
め第１図に示すウェイト信号２９は省略する。第３図に
おいて、３０は受信カウンタ、３１は送信カウンタ、３
２はアドレスレジスタ、３３は高速メモリ２１のアドレ
スバス、３４は高速メモリ２１のデータ出力バス、３５
は高速メモリ２１のデータ入力バス、３６はＣＰＵ３の
アドレスバス、３７はＣＰＵ３のデータバス、３８は同
期回路、３９はアービタ回路である。また、第３図〜第
６図において、ＣＬＫはクロック発生器２７から出力さ
れるクロック信号、ＣＲはＣＰＵ３のライト／リード要
求信号、５ＹＮＣは同期化ＣＰＵ要求信号、Ａ１はＣＰ
Ｕ要求応答信号、Ｇ１はアドレスレジスタ３２およびラ
イトレジスタ２４のゲート開信号、ＷＥは高速メモリ２
１へのライト信号、ＲＤ　１　＋１リードレジスタ２５
へのライト信号、ＲＲは受信要求信号、ＳＲは送信要求
信号、Ａ２は受信要求応答信号、Ａ３は送信要求応答信
号、５ＹＮＲは同期化受信要求信号、５ＹＮＳは同期化
送信要求信号、Ｇ２は受信カウンタ３０および入力デー
タ用メモリ２２のゲート開信号を兼ねた受信カウンタ３
０のカウントアツプ信号、Ｇ３は送信カウンタ３１のゲ
ート開信号、ＲＤ２は出力データ用メモリ２３へのライ
ト信号、Ｃ８は高速メモリ２１のチップセレクト信号で
ある。
受信カウンタ３０と送信カウンタ３１との初期値はそれ
ぞれ受信バッファと送信バッファとの先頭アドレスを示
し、バス２への送受信に先だってＣＰＵ３からセットし
ておく。なお、この場合ＣＰＵ３でなく別ロジックで自
動的にきりかえでセットするように構成されていてもか
まわない。
アドレスレジスタ３２はＣＰＵ３のライト／リード要求
的にＣＰＵ３のアドレスバス３６の情報をラッチするた
めのものである゛。同期回路３８はクロック信号（ＣＬ
　Ｋ）によりアクセス要求２８を同期化する。アービタ
回路３９は同期化された要求信号を用いて優先順位の高
い要求を一つだけ選ドレジスタ２５、高速メモリ２１に
対して適当なタイミングで信号を発生する回路である。
ゲート開信号Ｇｌ、Ｇ２．Ｇ３は＠Ｌ′″レベルで有意
（ゲートが開く）とする。ライト信号は“Ｌ”から“Ｈ
”への立上りでバスのデータがレジスタ又はメモリに書
きこまれる。
高速メモリ２１のチップセレクト信号Ｃ３は常に選択さ
れた状態（θｗｐａ＊＞乞り７　／Ｌｂｌろ。
次に第４図に示すタイミングチャートを参照して動作に
ついて説明する。この第４図はＣＰＵ３のアクセス要求
に対する動作を示すものである。
ＣＰＵリード／ライト要求要求信号Ｃ間ロック信号ＣＬ
ＫのクロックＣ１のタイミングで同期化され同期化ＣＰ
Ｕ要求信号５ＹＮＣとなる。アービタ回路３９は要求を
受け付けたことを示すＣＰＵ要求応答信号Ａ１を発生す
る。同期回路３８は、ＣＰＵ要求応答信号Ａ１を受けて
同期化ＣＰＵ要求信号５ＹＮＣをリセットし、またＣＰ
Ｕリード／ライト要求要求信号Ｃ間時にリセットする。
次にアービタ回路３９は、クロックｃｌ、ｃ３のタイミ
ングでアドレスレジスタ３２のゲートをゲート開信号Ｇ
１によって開き、クロックｃ３のタイミングでライト要
求であれば高速メモリ２１へのライト信号ＷＥを、リー
ド要求であればり一ドレジスタ２５へのリード信号ＲＤ
Ｉを発生する。
第５図（ａ）、　ＯＤ）はバス２からの送受信要求に対
する動作を示すタイミングチャートである。なお、送信
要求時と受信要求時とでは発生信号が異なるが、タイミ
ング関係は同じなので、ここでは受信要求について説明
する。バス２からの受信データは入力データ用メモリ２
２の入力部から入力される。このデータがメモリ２２の
出力部に出力されたとき受信要求信号ＲＲを発生する。
受信要求信号ＲＲはクロックｃ１のタイミングで同期化
され同期化量ｒ−ｇ菩要求信号ＳＹＮ尺となる。アービ
タ回路３９は要求を受け付けたことを示す受信要求応答
信号Ａ２を発生する。同期回路３８は、受信要求応答信
号Ａ２を受けて同期化受信要求信号５ＹＮＲをリセット
し、また受信要求信号ＲＲも同時にリセットする。次に
アービタ回路３９はクロックｃ２．ｃ３のタイミングで
受信カウンタ３０のゲートをゲート開信号Ｇ２によって
開き、クロ７りＣ３のタイミングで高速メモリ２１への
ライト信号ＷＥを発生する。受信カウンタ３０はゲート
開信号Ｇ２の後縁でカウントアツプされ、次の受信要求
に備える。
第６図はＣＰＵ３とバス２との要求が競合したときの動
作を示すタイミングチャートである。ここでは、ＣＰＵ
３のリード要求およびバス２の受信要求が競合した場合
で、かつＣＰＵ要求をバス送受信要求に優先させた場合
を説明する。ＣＰＵライト／リード要求要求信号Ｃ上び
受信要求信号ＲＲは、クロックｃ１のタイミングで同時
に同期化され、同期化ＣＰＵ要求信号５ＹＮＣおよび同
期化受信要求信号５ＹＮＲとなるが、ＣＰＵ要求の方が
優先度が高いのでこのＣＰＵ要求の方が選択され、クロ
ックｃ２のタイミングでＣＰＵ要求応答信号Ａ１が出力
される。このＣＰＵ要求応答信号Ａ１を受けてＣＰＵラ
イト／リード要求要求信号Ｃ上び同期化ｃｐｕ要求信号
５ＹＮＣはリセットされる。次に第４図と同様にクロッ
クＣ２゜ｃ３のタイミン、グではアドレスレジスタゲー
ト開信号Ｇ１が出力され、クロックｃ３のタイミングで
はり一ドレジスタ２５へのライト信号ＲＤＩが出力され
る。アービタ回路３９はクロックｃ３のタイミングで上
記動作と並行して次の要求信号を調べており、ここで同
期化受信要求信号５ＹＮＲが検出される。この信号５Ｙ
ＮＲを受けてクロックｃ４のタイミングでは受信要求応
答信号Ａ２が出力され、受信要求信号ＲＲおよび同期化
受信要求償号５ＹＮＲはリセツトされる。次に第５図（
ａｌと同様にクロックｃ４．ｃ５のタイミグでは受信カ
ウンタケート開信号Ｇ２が出力され、クロックｃ５のタ
イミングでは高速メモリ２１へのライト信号ＷＥが出力
される。
〔発明の効果〕
以上のように本発明によれば、バスから高速メモリへの
入力データを一時蓄える入力データ用メモリと、高速メ
モリからバスへの出力データを一時蓄える出力データ用
メモリと、中央処理装置が高速メモリから読み出すデー
タを一時ラッチするリードレジスタと、中央処理装置が
高速メモリへ書き込むデータを一時ラッチするライトレ
ジスタと、入力データ用メモリからのライト要求、出力
データ用メモリへのリード要求、中央処理装置からのリ
ード要求、中央処理装置からのライト要求をそれぞれ受
け付けて、予め定められた優先順位に従って上記要求に
対する高速メモリへのアクセスを入力データ用メモリ、
出力データ用メモリ、リードレジスタ、ライトレジスタ
との間でそれぞれ実行し、中央処理装置に対してアクセ
スが間に合わない時ウェイト信号を出す機能を持つ競合
制御部とを具備したメモリ競合回路を設けて構成したの
で、高速メモリに対しバスからの送受信および中央処理
装置からのアクセスを同時に行うことができ、これによ
り同一メモリ領域内に受信バッファおよび送信バッファ
を複数個取れるようになり、受信バッファのビジー状態
を大幅に減少でき、したがって装置の処理効率の向上を
図れるという効果が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係るデータ処理装置の構
成を示すブロック図、第２図はこの実施例の動作を説明
するためのフローチャート、第３図は第１図に示すメモ
リ競合回路の詳細な構成を説明するためのブロック図、
第４図〜第６図はこのメモリ競合回路の動作を説明する
ためのタイミングチャート、第７図は従来のデータ処理
装置の構成を示すブロック図、第８図はこの従来例の動
作を説明するためのフローチャートである。 １・・・・・・データ処理装置、２・・・・・・バス、
３・・・・・・中央処理装置、２０・・・・・・メモリ
競合回路、２１・・・・・・高速メモリ、２２・・・・
・・入力データ用メモリ、２３・・・・・・出力データ
用メモリ、２４・・・・・・リードレジスタ、２５・・
・・・・ライトレジスタ、２６・・・・・・競合制御部
。 代理人　　大君　増雄（ほか２名） 第２図 毛３図 祐４目 ＷＥ（ライ）Ｉｌｌ音）　　−シー」−Ｒつ１（リード
用す−し−」− 第５図（ｂ）道イ名曙 Ｄ２ 第６図 ＷＥ 隼７図 場・ 手続補正書（自発）

Claims (1)

    【特許請求の範囲】
  1. バスに接続され互いにデータ送信およびデータ受信をし
    て所定の処理を行なうデータ処理装置において、上記バ
    スからデータ処理装置内部の高速メモリへの入力データ
    を一時蓄える入力データ用メモリと、上記高速メモリか
    ら上記バスへの出力データを一時蓄える出力データ用メ
    モリと、中央処理装置が上記高速メモリから読み出すデ
    ータを一時ラッチするリードレジスタと、上記中央処理
    装置が上記高速メモリへ書き込むデータを一時ラッチす
    るライトレジスタと、上記入力データ用メモリからのラ
    イト要求、上記出力データ用メモリへのリード要求、上
    記中央処理装置からのリード要求、上記中央処理装置か
    らのライト要求をそれぞれ受け付けて、予め定められた
    優先順位に従って上記要求に対する上記高速メモリへの
    アクセスを上記入力データ用メモリ、上記出力データ用
    メモリ、上記リードレジスタ、上記ライトレジスタとの
    間でそれぞれ実行し、上記中央処理装置に対してアクセ
    スが間に合わない時ウェイト信号を出す機能を持つ競合
    制御部とを具備したメモリ競合回路を設けたことを特徴
    とするデータ処理装置。
JP62306212A 1987-12-03 1987-12-03 データ処理装置 Pending JPH01147647A (ja)

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US07/264,056 US5045997A (en) 1987-12-03 1988-10-28 Data processor
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GB (1) GB2213294B (ja)

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