JPH0118455B2 - - Google Patents
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- Publication number
- JPH0118455B2 JPH0118455B2 JP58056615A JP5661583A JPH0118455B2 JP H0118455 B2 JPH0118455 B2 JP H0118455B2 JP 58056615 A JP58056615 A JP 58056615A JP 5661583 A JP5661583 A JP 5661583A JP H0118455 B2 JPH0118455 B2 JP H0118455B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- bit
- shift
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデイスプレイやキーボード等で使用さ
れるJISの７ビツトのキヤラクタコードと、JISの
８ビツトのキヤラクタコードの両方のコード体系
でアクセスできるようにするために、JIS7ビツト
のキヤラクタコード系でアクセスするときこれを
JIS8ビツトのキヤラクタコードに変換して、いず
れの場合でも利用できるようにした符号変換方式
に関する。
れるJISの７ビツトのキヤラクタコードと、JISの
８ビツトのキヤラクタコードの両方のコード体系
でアクセスできるようにするために、JIS7ビツト
のキヤラクタコード系でアクセスするときこれを
JIS8ビツトのキヤラクタコードに変換して、いず
れの場合でも利用できるようにした符号変換方式
に関する。
〔技術の背景、従来技術と問題点〕
例えば第１図に示す如く、プロセツサ１、主メ
モリ２、キーボード３、CRT表示部４、プリン
タ５等により構成されるデータ処理装置におい
て、キーボード３より入力されたキヤラクタを
CRT４に表示したり、CPU１で処理した演算結
果をプリンタ５等より出力している。このときキ
ヤラクタコードとしてJIS規格に７ビツトコード
と８ビツトコードの２種類がある。
モリ２、キーボード３、CRT表示部４、プリン
タ５等により構成されるデータ処理装置におい
て、キーボード３より入力されたキヤラクタを
CRT４に表示したり、CPU１で処理した演算結
果をプリンタ５等より出力している。このときキ
ヤラクタコードとしてJIS規格に７ビツトコード
と８ビツトコードの２種類がある。
キヤラクタコードを８ビツトで構成する場合に
は256種数のキヤラクタを表わすことができるの
で、プリンタ５ではこの８ビツトコードで制御が
行われるように構成されている。しかしキーボー
ド３ではキーを256個も設けることはできず１つ
のキーに複数の機能をもたせるとともにシフトア
ウト（SO）キー及びシフトイン（SI）キーを設
け、これらのキーのいずれか一方を押したのちに
他のキーを操作するように構成されている。
は256種数のキヤラクタを表わすことができるの
で、プリンタ５ではこの８ビツトコードで制御が
行われるように構成されている。しかしキーボー
ド３ではキーを256個も設けることはできず１つ
のキーに複数の機能をもたせるとともにシフトア
ウト（SO）キー及びシフトイン（SI）キーを設
け、これらのキーのいずれか一方を押したのちに
他のキーを操作するように構成されている。
すなわち、キーボードでは、第３図に示す如く
SOキーを操作してキーＡを押せば、第２図イに
示す如く、上位３ビツト列（Ａの例では４＝
「100」）が、下位４ビツトで行（（Ａの例では１＝
「0001」）が表示されたキヤラクタコードが出力さ
れ、例えばCRT４に「Ａ」が表示されることに
なる。またSIキーを操作してＡと同じキーを操作
すれば、これまた第２図イに示す如き「1000001」
という７ビツト出力が出るが、先にSIキーが押さ
れているので、第３図ロに示す如く「チ」が出力
され、CRT４に「チ」が出力されることになる。
またSOキーを押したときは「0001110」が出力さ
れ、SIキーが押されたときは「0001111」が出力
されることは、第３図イ，ロより明らかである。
SOキーを操作してキーＡを押せば、第２図イに
示す如く、上位３ビツト列（Ａの例では４＝
「100」）が、下位４ビツトで行（（Ａの例では１＝
「0001」）が表示されたキヤラクタコードが出力さ
れ、例えばCRT４に「Ａ」が表示されることに
なる。またSIキーを操作してＡと同じキーを操作
すれば、これまた第２図イに示す如き「1000001」
という７ビツト出力が出るが、先にSIキーが押さ
れているので、第３図ロに示す如く「チ」が出力
され、CRT４に「チ」が出力されることになる。
またSOキーを押したときは「0001110」が出力さ
れ、SIキーが押されたときは「0001111」が出力
されることは、第３図イ，ロより明らかである。
ところでJIS8ビツト規格では、第４図に示す如
く構成されている。そしてこの８ビツトは、第２
図ロに示す如く、上位４ビツトが列を示し、下位
４ビツトが行を示している。
く構成されている。そしてこの８ビツトは、第２
図ロに示す如く、上位４ビツトが列を示し、下位
４ビツトが行を示している。
したがつて、プリンタ５のように８ビツトコー
ドで制御されるものに対して７ビツトコードが伝
達されたとき、プリンタインタフエース８では、
例えば主メモリ２に格納されている７ビツト―８
ビツト対照表を参照して、初めの入力がSOコー
ドかSIコードかを判別して次のキヤラクタコード
を解読し、これに対応する８ビツトコードを入手
するという制御を行つてプリンタ５用に必要な８
ビツトコードを入力しなければならなかつた。し
たがつて７ビツトコードと８ビツトコードの２種
類のコードで制御するシステムではその７→８の
変換にかなりの手間を必要とする欠点があつた。
なおCRT４ではCRTインタフエース７に８ビツ
ト制御用と７ビツト制御用の２種のものを用意し
ているものもあり、このようなやり方ではハード
量がかなり増大するという欠点があつた。
ドで制御されるものに対して７ビツトコードが伝
達されたとき、プリンタインタフエース８では、
例えば主メモリ２に格納されている７ビツト―８
ビツト対照表を参照して、初めの入力がSOコー
ドかSIコードかを判別して次のキヤラクタコード
を解読し、これに対応する８ビツトコードを入手
するという制御を行つてプリンタ５用に必要な８
ビツトコードを入力しなければならなかつた。し
たがつて７ビツトコードと８ビツトコードの２種
類のコードで制御するシステムではその７→８の
変換にかなりの手間を必要とする欠点があつた。
なおCRT４ではCRTインタフエース７に８ビツ
ト制御用と７ビツト制御用の２種のものを用意し
ているものもあり、このようなやり方ではハード
量がかなり増大するという欠点があつた。
本発明の目的は、このような欠点を改善するた
め、７ビツトコードでアクセスする装置に対して
自動的にこれをJIS8ビツトに変換できるようにし
た符号変換方式を提供することである。
め、７ビツトコードでアクセスする装置に対して
自動的にこれをJIS8ビツトに変換できるようにし
た符号変換方式を提供することである。
この目的を達成するために本発明の符号変換方
式では、７ビツトから成るシフトイン・コードま
たはシフトアウト・コードと、その他のJIS7ビツ
トコードを入力し、８ビツト符号に変換して256
種のキヤラクタコードを表わす装置において、入
力される７ビツトコードがシフトアウト・コード
及びシフトイン・コードであるか否かを判別する
シフトコード判別手段と、該シフトコード判別手
段の判別結果と該入力される７ビツトコード出力
の最下位ビツトとにより、シフトアウト・コード
またはシフトイン・コードのいずれかに応じて異
なる出力ビツトを発生する付加コード発生手段
と、該付加コード発生手段からの出力と、外部か
らの入力の最上位ビツトとを切替える切替え手段
と、該切替え手段からの出力を最上位ビツトとし
て入力ビツトコードに付加するビツト付加手段
と、前記シフトコード判別手段からの出力と書込
み信号を入力し、シフトコード入力の場合に前記
ビツト付加手段への入力情報の書込み時間を揃え
るゲート手段を設け、前記切替え手段により７ビ
ツトコード入力の場合には７ビツトコードに１ビ
ツト付加してラツチし、８ビツトコード入力の場
合にはこれをそのままラツチすることにより、７
ビツトコード系でも８ビツトコード系でもアクセ
スを可能とすることができるようにすることを特
徴とする。
式では、７ビツトから成るシフトイン・コードま
たはシフトアウト・コードと、その他のJIS7ビツ
トコードを入力し、８ビツト符号に変換して256
種のキヤラクタコードを表わす装置において、入
力される７ビツトコードがシフトアウト・コード
及びシフトイン・コードであるか否かを判別する
シフトコード判別手段と、該シフトコード判別手
段の判別結果と該入力される７ビツトコード出力
の最下位ビツトとにより、シフトアウト・コード
またはシフトイン・コードのいずれかに応じて異
なる出力ビツトを発生する付加コード発生手段
と、該付加コード発生手段からの出力と、外部か
らの入力の最上位ビツトとを切替える切替え手段
と、該切替え手段からの出力を最上位ビツトとし
て入力ビツトコードに付加するビツト付加手段
と、前記シフトコード判別手段からの出力と書込
み信号を入力し、シフトコード入力の場合に前記
ビツト付加手段への入力情報の書込み時間を揃え
るゲート手段を設け、前記切替え手段により７ビ
ツトコード入力の場合には７ビツトコードに１ビ
ツト付加してラツチし、８ビツトコード入力の場
合にはこれをそのままラツチすることにより、７
ビツトコード系でも８ビツトコード系でもアクセ
スを可能とすることができるようにすることを特
徴とする。
本発明を一実施例にもとづき詳述するに先立ち
本発明の概略を第３図及び第４図にもとづき説明
する。
本発明の概略を第３図及び第４図にもとづき説明
する。
第３図イ，ロと第４図とを比較すれば明らかな
如く、第３図ロの２列〜７列のコードが第４図の
JIS8ビツトのキヤラクタコードにおける10列〜15
列に行は不変のまま組込まれている。したがつて
７ビツトの装置においてSIキーが操作されたとき
次に入力される７ビツトコードの先頭に「１」を
付加し、またSOキーが操作されたとき次に入力
される７ビツトコードの先頭に「０」を付与すれ
ば、そのままJIS8ビツトコードに変換することが
できる。本発明はこれを簡単なハード構成により
実現したものである。
如く、第３図ロの２列〜７列のコードが第４図の
JIS8ビツトのキヤラクタコードにおける10列〜15
列に行は不変のまま組込まれている。したがつて
７ビツトの装置においてSIキーが操作されたとき
次に入力される７ビツトコードの先頭に「１」を
付加し、またSOキーが操作されたとき次に入力
される７ビツトコードの先頭に「０」を付与すれ
ば、そのままJIS8ビツトコードに変換することが
できる。本発明はこれを簡単なハード構成により
実現したものである。
本発明の一実施例を第５図及び第６図にもとづ
き説明する。
き説明する。
第５図は本発明の一実施例構成図、第６図はそ
の動作説明図である。
の動作説明図である。
図中、１０〜１２はアンド・ゲート、１３は
DCフリツプ・フロツプ（以下FFという）、１４
はラツチ、１５はドライバ、１６〜２０はインバ
ータ、SWは切替スイツチである。
DCフリツプ・フロツプ（以下FFという）、１４
はラツチ、１５はドライバ、１６〜２０はインバ
ータ、SWは切替スイツチである。
アンド・ゲート１０は入力される７ビツトコー
ド（ID6〜ID0）がSOコード及びSIコードのいず
れかのコードであるか、それとも別のコードかを
識別するものである。すなわち、第３図イ，ロの
SOコードは列が零、行が14のため「0001110」で
表わされ、SIコードは列が零、行が15のため
「0001111」で表わされる。アンド・ゲート１０は
上位３ビツトがインバータ１６〜１８を経由して
印加され、最下位ビツトは入力されず、また書込
信号WRTが印加される。したがつてWRTが
「１」のときに上記SOコードまたはSIコードが入
力されるとき、インバータ１６〜１８はいずれも
「１」を出力し、第６図ニのの如く、アンド・
ゲート１０は「１」を出力することになる。この
アンド・ゲート１０が「１」をFF１３に出力し
たとき、７ビツトの入力データの最下位ビツト
ID0がFF１３に印加されているので、入力コード
がSOコードのときFF１３の出力は零となり、ま
た入力コードがSIコードのときFF１３の出力は
「１」となる。
ド（ID6〜ID0）がSOコード及びSIコードのいず
れかのコードであるか、それとも別のコードかを
識別するものである。すなわち、第３図イ，ロの
SOコードは列が零、行が14のため「0001110」で
表わされ、SIコードは列が零、行が15のため
「0001111」で表わされる。アンド・ゲート１０は
上位３ビツトがインバータ１６〜１８を経由して
印加され、最下位ビツトは入力されず、また書込
信号WRTが印加される。したがつてWRTが
「１」のときに上記SOコードまたはSIコードが入
力されるとき、インバータ１６〜１８はいずれも
「１」を出力し、第６図ニのの如く、アンド・
ゲート１０は「１」を出力することになる。この
アンド・ゲート１０が「１」をFF１３に出力し
たとき、７ビツトの入力データの最下位ビツト
ID0がFF１３に印加されているので、入力コード
がSOコードのときFF１３の出力は零となり、ま
た入力コードがSIコードのときFF１３の出力は
「１」となる。
アンド・ゲート１１は上記書込信号WRTが印
加される。このときアンド・ゲート１１の一方の
入力側には抵抗ＲとコンデンサＣよりなる時定数
回路が接続されているので、この書込信号WRT
が印加されたときアンド・ゲート１１はCR時定
数回路による時間T0だけおくれて出力ａを送出
する。したがつて、アンド・ゲート１２は、アン
ド・ゲート１０が零を出力するとき、つまりアン
ド・ゲート１０にJIS7ビツトのSOコード及びSI
コード以外のコードが伝達されたときで、しかも
アンド・ゲート１１から「１」が出力されたと
き、第６図ヘに示す出力ｂをラツチ１４に送出す
る。このCR時定数回路はラツチ１４に対する書
込時間を揃えるものである。
加される。このときアンド・ゲート１１の一方の
入力側には抵抗ＲとコンデンサＣよりなる時定数
回路が接続されているので、この書込信号WRT
が印加されたときアンド・ゲート１１はCR時定
数回路による時間T0だけおくれて出力ａを送出
する。したがつて、アンド・ゲート１２は、アン
ド・ゲート１０が零を出力するとき、つまりアン
ド・ゲート１０にJIS7ビツトのSOコード及びSI
コード以外のコードが伝達されたときで、しかも
アンド・ゲート１１から「１」が出力されたと
き、第６図ヘに示す出力ｂをラツチ１４に送出す
る。このCR時定数回路はラツチ１４に対する書
込時間を揃えるものである。
切換スイツチSWは固定接点S7あるいはS8のい
ずれかと接続されるものであり、７ビツトコード
系でアクセスされるときはS7側に接続され、８ビ
ツトコード系でアクセスされるときはS8側に接続
される。
ずれかと接続されるものであり、７ビツトコード
系でアクセスされるときはS7側に接続され、８ビ
ツトコード系でアクセスされるときはS8側に接続
される。
インバータ１９にはクリア信号CLRが入力さ
れ、このクリア信号CLRによりFF１３は初期化
されてその出力は零になる。
れ、このクリア信号CLRによりFF１３は初期化
されてその出力は零になる。
次に本発明の動作を説明する。
(1) ７ビツトコード系でアクセスする場合
７ビツトコード系でアクセスする場合には、
切替スイツチSWを固定接点S7側に接続させ
る。
切替スイツチSWを固定接点S7側に接続させ
る。
７ビツトコード系の場合には、まず第３図イ
のコードかロのコードかを示すためSOキーま
たはSIキーがタツチされるので、最初にSOコ
ードまたはSIコードが入力され、次に他の７ビ
ツトコードが入力される。したがつて例えばSI
コードが入力されたとき、アンド・ゲート１０
の出力は「１」となり、このときSIコードの
最下位ビツトID0の「１」はFF１３のＤ端子に
入力され、これによりFF１３の出力は「１」
となりこれがラツチ１４に送出される。しかし
SIコード（あるいはSOコード）の場合には、
アンド・ゲート１０の出力は「１」のためイ
ンバータ２０は零を出力し、アンド・ゲート１
２はこれまた零を出力するため、ラツチ１４に
対する書込みクロツクCLKは伝達されない。
のコードかロのコードかを示すためSOキーま
たはSIキーがタツチされるので、最初にSOコ
ードまたはSIコードが入力され、次に他の７ビ
ツトコードが入力される。したがつて例えばSI
コードが入力されたとき、アンド・ゲート１０
の出力は「１」となり、このときSIコードの
最下位ビツトID0の「１」はFF１３のＤ端子に
入力され、これによりFF１３の出力は「１」
となりこれがラツチ１４に送出される。しかし
SIコード（あるいはSOコード）の場合には、
アンド・ゲート１０の出力は「１」のためイ
ンバータ２０は零を出力し、アンド・ゲート１
２はこれまた零を出力するため、ラツチ１４に
対する書込みクロツクCLKは伝達されない。
上記SIコードの次に、第６図イに示す如く他
のコードD6〜D0が入力されたとき、インバー
タ１６〜１８の少くとも１つは零を出力するの
でアンド・ゲート１０は出力は零となる。こ
のとき上記コードD6〜D0はラツチ１４に伝達
され、しかもラツチ１４には上記のように、
先のSIコードの伝達によりFF１３及びS7を経
由して「１」が伝達されている。そして第６図
ロに示す如く書込信号WRTによりアンド・ゲ
ート１１の出力は「１」となる。このときア
ンド・ゲート１０の出力は上記の如く零のた
め、アンド・ゲート１２の出力は、第６図ホ
に示す如く「１」となり、ラツチ１４に対する
書込み用のクロツクCLKが出力され、これに
よりラツチ１４にはFF１３から伝達された
「１」とD6〜D0の７ビツトがラツチされて、
JIS8ビツトコードが作成される。そしてこれが
ドライバ１５を経由してJIS8ビツトコードとし
て出力されることになる。その後クリア信号
CLRが伝達されると、FF１３、ラツチ１４は
いずれもクリアされ、初期状態に戻る。このよ
うにしてSIコードまたはSOコードの次の７ビ
ツトコードは、ラツチ１４により１ビツト最上
位に付加されて８ビツトコードに変換されるこ
とになる。ただ最初がSIコードの場合は、最上
位ビツトに「１」が付加されるが、SOコード
の場合には「０」が付加されることになる。
のコードD6〜D0が入力されたとき、インバー
タ１６〜１８の少くとも１つは零を出力するの
でアンド・ゲート１０は出力は零となる。こ
のとき上記コードD6〜D0はラツチ１４に伝達
され、しかもラツチ１４には上記のように、
先のSIコードの伝達によりFF１３及びS7を経
由して「１」が伝達されている。そして第６図
ロに示す如く書込信号WRTによりアンド・ゲ
ート１１の出力は「１」となる。このときア
ンド・ゲート１０の出力は上記の如く零のた
め、アンド・ゲート１２の出力は、第６図ホ
に示す如く「１」となり、ラツチ１４に対する
書込み用のクロツクCLKが出力され、これに
よりラツチ１４にはFF１３から伝達された
「１」とD6〜D0の７ビツトがラツチされて、
JIS8ビツトコードが作成される。そしてこれが
ドライバ１５を経由してJIS8ビツトコードとし
て出力されることになる。その後クリア信号
CLRが伝達されると、FF１３、ラツチ１４は
いずれもクリアされ、初期状態に戻る。このよ
うにしてSIコードまたはSOコードの次の７ビ
ツトコードは、ラツチ１４により１ビツト最上
位に付加されて８ビツトコードに変換されるこ
とになる。ただ最初がSIコードの場合は、最上
位ビツトに「１」が付加されるが、SOコード
の場合には「０」が付加されることになる。
(2) ８ビツトコード系でアクセスする場合
８ビツトコード系でアクセスする場合には、
切替スイツチSWを固定接点S8側に接続させ
る。
切替スイツチSWを固定接点S8側に接続させ
る。
これにより入力された８ビツトコードD7〜
D0はそのままラツチ１４に入力されることに
なる。ところで第４図より明かなように、アン
ド・ゲート１０より「１」が出力されるときは
D7〜D1ビツトが「000111」が必要であるが、
これは列08が未定義のためSO，SIの２つの場
合のみである。しかしこのコードは使用する必
要がないので、通常はアンド・ゲート１０より
零が出力されており、書込信号WRTによりこ
のD7〜D0の８ビツトはそのままラツチ１４に
セツトされ、ドライバ１５よりJIS8ビツトコー
ドとしてそのまま出力することになる。
D0はそのままラツチ１４に入力されることに
なる。ところで第４図より明かなように、アン
ド・ゲート１０より「１」が出力されるときは
D7〜D1ビツトが「000111」が必要であるが、
これは列08が未定義のためSO，SIの２つの場
合のみである。しかしこのコードは使用する必
要がないので、通常はアンド・ゲート１０より
零が出力されており、書込信号WRTによりこ
のD7〜D0の８ビツトはそのままラツチ１４に
セツトされ、ドライバ１５よりJIS8ビツトコー
ドとしてそのまま出力することになる。
したがつて、この第５図のような符号変換回路
を、JIS7ビツトコードを出力する端末装置の端末
制御装置に設置すれば、システム全体を８ビツト
コードで運用することができ、ソフトの負担を非
常に軽くすることができる。
を、JIS7ビツトコードを出力する端末装置の端末
制御装置に設置すれば、システム全体を８ビツト
コードで運用することができ、ソフトの負担を非
常に軽くすることができる。
本発明によれば、簡単なハード構成によりJIS7
ビツトコードでアクセスする装置でもJIS８ビツ
トコードを発生させることができ、またJIS8ビツ
ト装置でアクセスする装置に対してもそのまま使
用することができる。したがつて端末制御装置等
にこれを使用すれば、８ビツトコード系アクセス
の端末装置でも、また７ビツトコード系アクセス
の端末装置でも切替スイツチを手動あるいは自動
的に切替制御するのみで適用することが可能にな
り、その結果システム全体を８ビツトコード系で
アクセスすることができるので、データ処理効率
を非常に向上させることができる。
ビツトコードでアクセスする装置でもJIS８ビツ
トコードを発生させることができ、またJIS8ビツ
ト装置でアクセスする装置に対してもそのまま使
用することができる。したがつて端末制御装置等
にこれを使用すれば、８ビツトコード系アクセス
の端末装置でも、また７ビツトコード系アクセス
の端末装置でも切替スイツチを手動あるいは自動
的に切替制御するのみで適用することが可能にな
り、その結果システム全体を８ビツトコード系で
アクセスすることができるので、データ処理効率
を非常に向上させることができる。
第１図はデータ処理システムの説明図、第２図
〜第４図はJISビツトコード及びJIS8ビツトコー
ドの説明図、第５図は本発明の一実施例構成図、
第６図はその動作説明図である。 図中、１０〜１２はアンド・ゲート、１３は
DCフリツプ・フロツプ、１４はラツチ、１５は
ドライバ、１６〜２０はインバータを示す。
〜第４図はJISビツトコード及びJIS8ビツトコー
ドの説明図、第５図は本発明の一実施例構成図、
第６図はその動作説明図である。 図中、１０〜１２はアンド・ゲート、１３は
DCフリツプ・フロツプ、１４はラツチ、１５は
ドライバ、１６〜２０はインバータを示す。
Claims (1)
- 【特許請求の範囲】 １ ７ビツトから成るシフトイン・コードまたは
シフトアウト・コードと、その他のJIS7ビツトコ
ードを入力し、８ビツト符号に変換して256種の
キヤラクタコードを表わす装置において、 入力される７ビツトコードがシフトアウト・コ
ード及びシフトイン・コードであるか否かを判別
するシフトコード判別手段と、 該シフトコード判別手段の判別結果と該入力さ
れる７ビツトコード出力の最下位ビツトとによ
り、シフトアウト・コードまたはシフトイン・コ
ードのいずれかに応じて異なる出力ビツトを発生
する付加コード発生手段と、 該付加コード発生手段からの出力と、外部から
の入力の最上位ビツトとを切替える切替え手段
と、 該切替え手段からの出力を最上位ビツトとして
入力ビツトコードに付加するビツト付加手段と、 前記シフトコード判別手段からの出力と書込み
信号を入力し、シフトコード入力の場合に前記ビ
ツト付加手段への入力情報の書込み時間を揃える
ゲート手段を設け、 前記切替え手段により７ビツトコード入力の場
合には７ビツトコードに１ビツト付加してラツチ
し、８ビツトコード入力の場合にはこれをそのま
まラツチすることにより、７ビツトコード系でも
８ビツトコード系でもアクセスを可能とすること
ができるようにすることを特徴とする符号変換方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661583A JPS59182646A (ja) | 1983-03-31 | 1983-03-31 | 符号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661583A JPS59182646A (ja) | 1983-03-31 | 1983-03-31 | 符号変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182646A JPS59182646A (ja) | 1984-10-17 |
| JPH0118455B2 true JPH0118455B2 (ja) | 1989-04-05 |
Family
ID=13032163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5661583A Granted JPS59182646A (ja) | 1983-03-31 | 1983-03-31 | 符号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182646A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312043A (en) * | 1976-07-20 | 1978-02-03 | Hitachi Maxell | Method of manufacturing dry cell |
| JPS5931732B2 (ja) * | 1977-03-17 | 1984-08-03 | シャープ株式会社 | 自動シフトコ−ド插入回路 |
| JPS54136936U (ja) * | 1978-03-17 | 1979-09-22 |
-
1983
- 1983-03-31 JP JP5661583A patent/JPS59182646A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59182646A (ja) | 1984-10-17 |
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