JPH01184587A - ２次元メジアンフイルタ - Google Patents
２次元メジアンフイルタInfo
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- JPH01184587A JPH01184587A JP63011365A JP1136588A JPH01184587A JP H01184587 A JPH01184587 A JP H01184587A JP 63011365 A JP63011365 A JP 63011365A JP 1136588 A JP1136588 A JP 1136588A JP H01184587 A JPH01184587 A JP H01184587A
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- 230000015654 memory Effects 0.000 claims abstract description 135
- 238000000034 method Methods 0.000 abstract description 15
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 101150087426 Gnal gene Proteins 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル画像処理において複数個の画素信号
の中から、その中央の大きさの値を有する画素信号を抽
出する２次元メジアンフィルタに関する。
の中から、その中央の大きさの値を有する画素信号を抽
出する２次元メジアンフィルタに関する。
（従来の技術）
従来、値の異なる一定個数の複数の画素信号からその中
央の大きさの値（メジアン）を有する信号を抽出するた
めに、これらの複数の画素信号をその値の大小の順に並
べるソーティング回路が使用され、これにより複数の信
号の大小順位を求めてその中央の値の画素信号を抽出し
ている。このためのソーティング回路として、順次送ら
れてくるデータを毎回ソーティングして一つの順序列と
して抽出したのち中央の値を抽出する方法がある。同手
法では処理時間が長くなり特に高速処理を必要とする実
時間動画像処理への適用が難しい。そこでヒストグラム
を作成して２次元メジアンフィルタを実時間処理する手
法が提案されている。（アイトリプルイー トランザク
ションズオン アコースティック スピーチ アンド
シグナル プロセシング（ＩＥ’ Ｔｒａｎｓ、 ｏｎ
Ａｃｏｕｓｔｉｃｓ、 ５ｐｅｅｃｈ、ａｎｄ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）ｖｏｌ、Ａｓ５Ｐ−
２７゜Ｎｏ、１．Ｆｅｂ、１９７９． Ｐ１３〜１Ｂ＞
２次元メジアンフィルタは、ｍｘｎ画素信号の中からそ
の中央の太さを有する信号を検出して行われる。そして
ｘｘｙ画素の画面（Ｘ、Ｙ＞ｍ。
央の大きさの値（メジアン）を有する信号を抽出するた
めに、これらの複数の画素信号をその値の大小の順に並
べるソーティング回路が使用され、これにより複数の信
号の大小順位を求めてその中央の値の画素信号を抽出し
ている。このためのソーティング回路として、順次送ら
れてくるデータを毎回ソーティングして一つの順序列と
して抽出したのち中央の値を抽出する方法がある。同手
法では処理時間が長くなり特に高速処理を必要とする実
時間動画像処理への適用が難しい。そこでヒストグラム
を作成して２次元メジアンフィルタを実時間処理する手
法が提案されている。（アイトリプルイー トランザク
ションズオン アコースティック スピーチ アンド
シグナル プロセシング（ＩＥ’ Ｔｒａｎｓ、 ｏｎ
Ａｃｏｕｓｔｉｃｓ、 ５ｐｅｅｃｈ、ａｎｄ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）ｖｏｌ、Ａｓ５Ｐ−
２７゜Ｎｏ、１．Ｆｅｂ、１９７９． Ｐ１３〜１Ｂ＞
２次元メジアンフィルタは、ｍｘｎ画素信号の中からそ
の中央の太さを有する信号を検出して行われる。そして
ｘｘｙ画素の画面（Ｘ、Ｙ＞ｍ。
ｎ）上でｍＸｎ画素の処理対象領域をラスク走査のよう
に１画素ずつシフトさせ、シフトしたｍ×ｎ画素毎に中
央の大きさを持つ画素を検出することで画面全体に対す
るメジアンフィルタを実行する。そこでまず最初に処理
すべきｍ Ｘ ｎ画素の信号値の大きさと各大きさに対
する画素数を表すヒストグラムを作成する。ここで、中
央値よりも小さい値を持つ画素数を１とする０次にｍＸ
ｎ画素の処理対象領域を１画素右方向にシフトさせると
左端のｍ画素が領域から除去され、右端に新たにｍ画素
が加わる。この対象領域のシフトによる画素の変化にと
もないヒストグラムを変更し、前の中央値よりも小さい
値を持つ画素数１を求め、そ央値よりも小さいことにな
る。そこで、ヒストグラム上の前の中央値から１つ小さ
いヒストグラム央値から１つ大きいヒストグラム上の値
を新たな中央値で近似する。この操作をくり返すことで
画面全体の２次元メジアンフィルタを実行する。
に１画素ずつシフトさせ、シフトしたｍ×ｎ画素毎に中
央の大きさを持つ画素を検出することで画面全体に対す
るメジアンフィルタを実行する。そこでまず最初に処理
すべきｍ Ｘ ｎ画素の信号値の大きさと各大きさに対
する画素数を表すヒストグラムを作成する。ここで、中
央値よりも小さい値を持つ画素数を１とする０次にｍＸ
ｎ画素の処理対象領域を１画素右方向にシフトさせると
左端のｍ画素が領域から除去され、右端に新たにｍ画素
が加わる。この対象領域のシフトによる画素の変化にと
もないヒストグラムを変更し、前の中央値よりも小さい
値を持つ画素数１を求め、そ央値よりも小さいことにな
る。そこで、ヒストグラム上の前の中央値から１つ小さ
いヒストグラム央値から１つ大きいヒストグラム上の値
を新たな中央値で近似する。この操作をくり返すことで
画面全体の２次元メジアンフィルタを実行する。
（発明が解決しようとする問題点）
すでに述べたように、ソーティング回路により順次送ら
れてくるデータを毎回ソーティングして一つの順序列と
して抽出したのち中央の大きさを有するデータを検出す
る方法は処理時間が長くなる。また、ヒストグラムを用
いて行う方法は高速化を達成できるもののヒストグラム
を作成し、それを変更する操作のために複雑なメモリア
ドレス指定を必要とし、回路規模が大きくなる問題を有
する。
れてくるデータを毎回ソーティングして一つの順序列と
して抽出したのち中央の大きさを有するデータを検出す
る方法は処理時間が長くなる。また、ヒストグラムを用
いて行う方法は高速化を達成できるもののヒストグラム
を作成し、それを変更する操作のために複雑なメモリア
ドレス指定を必要とし、回路規模が大きくなる問題を有
する。
本発明の目的は、高速でかつ簡単な回路により実現でき
る２次元メジアンフィルタを提供することにある。
る２次元メジアンフィルタを提供することにある。
（問題点を解決するための手段）
本願の第１の発明によれば、ディジタル画像信号を記憶
する画像信号メモリと、前記画像信号メモリの時系列出
力の中から最大値とその入力順位を検出する最大値検出
器と、前記最大値検出器が出力する最大値の入力順位と
外部信号を少なくとも入力信号とし前記画像信号メモリ
のアドレスを生成するアドレス生成回路とから少なくと
も構成されることを特徴とするメジアンフィルタが得ら
れる。
する画像信号メモリと、前記画像信号メモリの時系列出
力の中から最大値とその入力順位を検出する最大値検出
器と、前記最大値検出器が出力する最大値の入力順位と
外部信号を少なくとも入力信号とし前記画像信号メモリ
のアドレスを生成するアドレス生成回路とから少なくと
も構成されることを特徴とするメジアンフィルタが得ら
れる。
本願の第２の発明によれば、ディジタル画像信号を記憶
する画像信号メモリと、前記画像信号メモリの時系列出
力の中から最小値とその入力順位を検出する最小検出器
と、前記最小値検出器が出力する最小値の入力順位と外
部信号を少なくとも入力信号とし前記画像信号メモリの
アドレスを生成するアドレス生成回路とから少なくとも
構成されることを特徴とするメジアンフィルタが得られ
る。
する画像信号メモリと、前記画像信号メモリの時系列出
力の中から最小値とその入力順位を検出する最小検出器
と、前記最小値検出器が出力する最小値の入力順位と外
部信号を少なくとも入力信号とし前記画像信号メモリの
アドレスを生成するアドレス生成回路とから少なくとも
構成されることを特徴とするメジアンフィルタが得られ
る。
本願の第３の発明によれば、ディジタル画像信号を記憶
する画像信号メモリと、前記画像信号メモリの時系列出
力と後でのべる先入れ先出しメモリの時系列出力とのど
ちらか１方を選択する第１の選択器と、前記第１の選択
器の時系列出力の中から最大値とその入力順位を検出す
る最大値検出器と、前記最大値検出器が出力する最大値
と１時記憶する先入れ先出しメモリと、前記最大値検出
器が出力する最大値の入力順位と、外部信号を少なくと
も入力信号とし前記画像信号メモリのアドレスを生成す
るアドレス生成回路とから少なくとも構成されること、
を特徴とする２次元メジアンフィルタが得られる。
する画像信号メモリと、前記画像信号メモリの時系列出
力と後でのべる先入れ先出しメモリの時系列出力とのど
ちらか１方を選択する第１の選択器と、前記第１の選択
器の時系列出力の中から最大値とその入力順位を検出す
る最大値検出器と、前記最大値検出器が出力する最大値
と１時記憶する先入れ先出しメモリと、前記最大値検出
器が出力する最大値の入力順位と、外部信号を少なくと
も入力信号とし前記画像信号メモリのアドレスを生成す
るアドレス生成回路とから少なくとも構成されること、
を特徴とする２次元メジアンフィルタが得られる。
本願の第４の発明によれば、ディジタル画像信号を記憶
する画像信号メモリと、前記画像信号メモリの時系列出
力と後でのべる先入れ先出しメモリの時系列出力とのど
ちらか１方を選択する第１の選択器と、前記第１の選択
器の時系列出力の中から最小値とその入力順位を検出す
る最小値検出器と、前記最小値検出器が出力する最小値
を１時記憶する先入れ先出しメモリと、前記最小値検出
器が出力する最小値の入力順位と、外部信号を少なくと
も入力信号とし前記画像信号メモリのアドレスを生成す
るアドレス生成回路とから少なくとも構成されることを
特徴とする２次元メジアンフィルタが得られる。
する画像信号メモリと、前記画像信号メモリの時系列出
力と後でのべる先入れ先出しメモリの時系列出力とのど
ちらか１方を選択する第１の選択器と、前記第１の選択
器の時系列出力の中から最小値とその入力順位を検出す
る最小値検出器と、前記最小値検出器が出力する最小値
を１時記憶する先入れ先出しメモリと、前記最小値検出
器が出力する最小値の入力順位と、外部信号を少なくと
も入力信号とし前記画像信号メモリのアドレスを生成す
るアドレス生成回路とから少なくとも構成されることを
特徴とする２次元メジアンフィルタが得られる。
本願の第５の発明によれば、ディジタル画像信号を記憶
する画像信号メモリと、前記画像信号メモリの時系列出
力と後でのべる複数個の先入れ先出しメモリの出力の中
のどれか１つを選択する第１の選択器と、前記第１の選
択−の時系列出方の中から最大値とその入力順位を検出
する最大値検出器と、前記最大値検出器が出力する最大
値を記憶する複数個の先入れ先出しメモリと、前記最大
値検出器が出力する最大値の入力順位に従って前記先入
れ先出しメモリの記憶内容の一部をリセットする制御回
路と前記最大値検出器が出力する最大値の入力順位と、
外部信号と少なくとも入力信号とし前記画像信号メモリ
のアドレスを生成するアドレス生成回路とから少なくと
も構成されることを特徴とする２次元メジアンフィルタ
が得られる。
する画像信号メモリと、前記画像信号メモリの時系列出
力と後でのべる複数個の先入れ先出しメモリの出力の中
のどれか１つを選択する第１の選択器と、前記第１の選
択−の時系列出方の中から最大値とその入力順位を検出
する最大値検出器と、前記最大値検出器が出力する最大
値を記憶する複数個の先入れ先出しメモリと、前記最大
値検出器が出力する最大値の入力順位に従って前記先入
れ先出しメモリの記憶内容の一部をリセットする制御回
路と前記最大値検出器が出力する最大値の入力順位と、
外部信号と少なくとも入力信号とし前記画像信号メモリ
のアドレスを生成するアドレス生成回路とから少なくと
も構成されることを特徴とする２次元メジアンフィルタ
が得られる。
本願の第６の発明によればディジタル画像信号を記憶す
る画像信号メモリと、前記画像信号メモリの時系列出力
と複数個の先入れ先出しメモリの出力の中のどれか１つ
を選択する第１の選択器と、前記第１の選択器の時系列
出力の中から最小値とその入力順位を検出する最小値検
出器と、前記最小値検出器が出力する最小値を記憶する
複数個の先入れ先出しメモリと、前記最小値検出器が出
力する最小値の入力順位に従って、前記先入れ先出しメ
モリの記憶内容の一部とリセットする制御回路と前記最
小値検出器が出力する最小値の入力順位を、外部信号を
少なくとも入力信号とし前記画像信号メモリのアドレス
を生成するアドレス生成回路とから少なくとも構成され
ることを特徴とする２次元メジアンフィルタが得られる
。
る画像信号メモリと、前記画像信号メモリの時系列出力
と複数個の先入れ先出しメモリの出力の中のどれか１つ
を選択する第１の選択器と、前記第１の選択器の時系列
出力の中から最小値とその入力順位を検出する最小値検
出器と、前記最小値検出器が出力する最小値を記憶する
複数個の先入れ先出しメモリと、前記最小値検出器が出
力する最小値の入力順位に従って、前記先入れ先出しメ
モリの記憶内容の一部とリセットする制御回路と前記最
小値検出器が出力する最小値の入力順位を、外部信号を
少なくとも入力信号とし前記画像信号メモリのアドレス
を生成するアドレス生成回路とから少なくとも構成され
ることを特徴とする２次元メジアンフィルタが得られる
。
本願の第７の発明によれば、ディジタル画像信号を記憶
する画像信号メモリと、前記画像信号メモリの時系列出
力と後じ述べる先入れ先出しメモリ出力のどちらか１方
を選択する選択器と、前記選択器の時系列出力の中から
最小値まかたは最大値を検出する最小値最大値検出器と
、前記最小値最大値検出器が出力する最小値または最大
値を記憶する先入れ先出しメモリと、外部信号を少なく
とも入力信号とし、前記画像信号メモリのアドレスを生
成するアドレス生成回路とから少なくとも構成されるこ
とを特徴とする２次元メジアンフィルタが得られる。
する画像信号メモリと、前記画像信号メモリの時系列出
力と後じ述べる先入れ先出しメモリ出力のどちらか１方
を選択する選択器と、前記選択器の時系列出力の中から
最小値まかたは最大値を検出する最小値最大値検出器と
、前記最小値最大値検出器が出力する最小値または最大
値を記憶する先入れ先出しメモリと、外部信号を少なく
とも入力信号とし、前記画像信号メモリのアドレスを生
成するアドレス生成回路とから少なくとも構成されるこ
とを特徴とする２次元メジアンフィルタが得られる。
（作用）
本願の第１の発明は、ｍＸｎ画素の処理対象領域の画素
信号の最大値を検出し、その最大値を有した画素の値を
最も小さい値におきかえ、再度ｍ×ｎ画素の信号の最大
値を検出するものである。
信号の最大値を検出し、その最大値を有した画素の値を
最も小さい値におきかえ、再度ｍ×ｎ画素の信号の最大
値を検出するものである。
きさの値を有する画素となる。
本、願の第２の発明は、ｍ Ｘ ｎ画素の処理対象領域
の画素信号の最小値を検出し、その最小値を有した画素
の値を最も大きい値におきかえ、再度ｍ×ｎ画素の信号
の最小値を検出するものである。
の画素信号の最小値を検出し、その最小値を有した画素
の値を最も大きい値におきかえ、再度ｍ×ｎ画素の信号
の最小値を検出するものである。
さの値を有する画素となる。第１および第２の発明によ
れば簡単な回路構成で、複雑なメモリアドレス指定を必
要としない２次元メジアンフィルタを実現できる。
れば簡単な回路構成で、複雑なメモリアドレス指定を必
要としない２次元メジアンフィルタを実現できる。
本願の第３の発明は、ｍＸｎ画素の処理対象領域をｎ個
の列に分割し、各列内のｍ個の画素信号の中央の大きさ
を有する画素を検出し、検出されたｎ個の列のそれぞれ
の中央の大きさを有する画素の中から、さらにそれらの
中での中央の大きさを有する画素を検出するものである
。各列内での中央の大きさを有する画素を検出するため
に、ｍ個の画素の最大値を、その最大値を有した画素の
値を最も小さい値におきかえ、再度ｍ画素の信号の最大
値を検出する。この手順をｍ回くり返すことにより、列
内での中央の大きさを有する画素を検出できる。検出さ
れたｎ個の各列内の中央の大きさを有する画素の中から
最大値を求めては最も小さい値におきかえる手順を立回
くり返すことにより、ｎ個の中央値の中から、さらに中
央の太きさを有する画素を検出できる。
の列に分割し、各列内のｍ個の画素信号の中央の大きさ
を有する画素を検出し、検出されたｎ個の列のそれぞれ
の中央の大きさを有する画素の中から、さらにそれらの
中での中央の大きさを有する画素を検出するものである
。各列内での中央の大きさを有する画素を検出するため
に、ｍ個の画素の最大値を、その最大値を有した画素の
値を最も小さい値におきかえ、再度ｍ画素の信号の最大
値を検出する。この手順をｍ回くり返すことにより、列
内での中央の大きさを有する画素を検出できる。検出さ
れたｎ個の各列内の中央の大きさを有する画素の中から
最大値を求めては最も小さい値におきかえる手順を立回
くり返すことにより、ｎ個の中央値の中から、さらに中
央の太きさを有する画素を検出できる。
本願の第４の発明は、第３の発明において中央の大さを
有する画素を検出するために、最大値ではなく最小値を
求めていくものである。
有する画素を検出するために、最大値ではなく最小値を
求めていくものである。
第３および第４の発明によれば、各列ごとの中央値の中
からさらに中央の大きさを有する画素を検出することに
より高速に２次元メジアンフィルタを実現することがで
きる。
からさらに中央の大きさを有する画素を検出することに
より高速に２次元メジアンフィルタを実現することがで
きる。
本願の第５および第６の発明は、２次元メシアンフィル
タにおいてｍ Ｘ ｎ画素の処理対象領域をフレーム画
面上で画素、水平または垂直方向にシフトしては、ｍｘ
ｎ画素の中の中央の大きさを持つ画素を検出する特徴を
利用したものである。
タにおいてｍ Ｘ ｎ画素の処理対象領域をフレーム画
面上で画素、水平または垂直方向にシフトしては、ｍｘ
ｎ画素の中の中央の大きさを持つ画素を検出する特徴を
利用したものである。
本願の第５の発明は、各列のｍ個の画素め中から、それ
らの中の中央の大きさを有する画素を検出し、・さらに
ｎ個の各別に対応する中央値の中がら、中央の大きさを
有する画素を検出する。ここで、検出した各別の中央の
大きさを有する画素をレジスタにたくわえておき、ｍＸ
ｎ画素の処理対象領域を１画素例えば右水平方向にシフ
トした時には、左端の列に対応する中央値を削除し、右
端の例のｍ画素の中の中央の大きさを持つ画素を検出し
、この画素と既にレジスタにたくわえられているｎ−１
個の各別の中央値の中がら、中央の大きさを有する画素
を検出する。中央値を検出するために、最大値を求めて
は最も小さい値におきかえる手順をくり返す。本発明に
よれば、ｎ個の各別の中央値のうちのｎ−１個はすでに
求められているので、たかだか１列の中央値を求め、そ
の値とすでに求められているｎ−１個の中央値の中から
中央の大きさを有する画素を検出すればよく、高速に処
理を行うことができる。
らの中の中央の大きさを有する画素を検出し、・さらに
ｎ個の各別に対応する中央値の中がら、中央の大きさを
有する画素を検出する。ここで、検出した各別の中央の
大きさを有する画素をレジスタにたくわえておき、ｍＸ
ｎ画素の処理対象領域を１画素例えば右水平方向にシフ
トした時には、左端の列に対応する中央値を削除し、右
端の例のｍ画素の中の中央の大きさを持つ画素を検出し
、この画素と既にレジスタにたくわえられているｎ−１
個の各別の中央値の中がら、中央の大きさを有する画素
を検出する。中央値を検出するために、最大値を求めて
は最も小さい値におきかえる手順をくり返す。本発明に
よれば、ｎ個の各別の中央値のうちのｎ−１個はすでに
求められているので、たかだか１列の中央値を求め、そ
の値とすでに求められているｎ−１個の中央値の中から
中央の大きさを有する画素を検出すればよく、高速に処
理を行うことができる。
本願の第６の発明は、第５の発明において中央値を検出
するために、最小値を求めては最も大きい値におきかえ
る手順をくり返すもので、高速に処理を行うことができ
る。
するために、最小値を求めては最も大きい値におきかえ
る手順をくり返すもので、高速に処理を行うことができ
る。
本願の第７の発明は、第５の発明において、ｎ個の各列
の中央値のかわりに、各列の最大値を求め、このｎ個の
最大値の中から最小値を求めて出力するもので、ｎ個の
各別の中央値のうちのｎ−１個はすでに求められている
ため、たかだか１列の最大値を求め、その値とすでに求
められているｎ−１個の最大値の中から最小値を有する
画素を検出すればよく高速に処理を行うことができる。
の中央値のかわりに、各列の最大値を求め、このｎ個の
最大値の中から最小値を求めて出力するもので、ｎ個の
各別の中央値のうちのｎ−１個はすでに求められている
ため、たかだか１列の最大値を求め、その値とすでに求
められているｎ−１個の最大値の中から最小値を有する
画素を検出すればよく高速に処理を行うことができる。
（実施例）
第１図は本願の第１の発明の実施例を示すブロック図で
ある。１１は画像信号メモリ、１２は最大値検出器、１
３は選択器、１４はカウンタ、１５は加算器、１６はア
ドレス生成回路、１７は制御回路、■−１は前記画像信
号メモリ１１の入力信号線、１−２は前記画像信号メモ
リ１１の出力信号線、１−３は前記最大値検出器１２の
最大値出力信号線、１−４は前記最大値検出器１２の最
大値の入力順位信号線、１．−５は前記カウンタ１４の
出力信号線、１−６は前記加算器１５の出力信号線、１
−７は前記選択器１３の出力信号線、１−８は前記加算
器１５の入力信号線である。前記画像信号メモリ１１の
入力信号線１−１を通して、前記画像信号メモリ１１に
たくわえられているｍＸｎ画素の処理対象領域の信号を
前記加算器１５の出力信号線１−６でアドレス指定する
ことによりよみ出し、前記画像信号メモリ１１の出力信
号線１−２を通して前記最大値検出器１２に供給する。
ある。１１は画像信号メモリ、１２は最大値検出器、１
３は選択器、１４はカウンタ、１５は加算器、１６はア
ドレス生成回路、１７は制御回路、■−１は前記画像信
号メモリ１１の入力信号線、１−２は前記画像信号メモ
リ１１の出力信号線、１−３は前記最大値検出器１２の
最大値出力信号線、１−４は前記最大値検出器１２の最
大値の入力順位信号線、１．−５は前記カウンタ１４の
出力信号線、１−６は前記加算器１５の出力信号線、１
−７は前記選択器１３の出力信号線、１−８は前記加算
器１５の入力信号線である。前記画像信号メモリ１１の
入力信号線１−１を通して、前記画像信号メモリ１１に
たくわえられているｍＸｎ画素の処理対象領域の信号を
前記加算器１５の出力信号線１−６でアドレス指定する
ことによりよみ出し、前記画像信号メモリ１１の出力信
号線１−２を通して前記最大値検出器１２に供給する。
前記最大値検出器１２は、前記信号線１−２から供給さ
れた時系列入力信号の最大値を信号１−３を通して、出
力するとともに、検出した最大値の入力順位を前記最大
値の入力順位信号線１−４を通して前記選択器１３の第
１の入力に供給する。前記カウンタ１４は１ずつカウン
トアツプまたはダウンした信号を前記出力信号線１−５
を通して出力し、前記選択器１３の第２の入力に供給す
るモジュロカウンタである。前記選択器１３は前記最大
値の入力順位信号線１−４と前記カウンタの出力信号線
１−５を通して入力される信号のどちらか１方を選択し
て前記出力信号線１−７を通して加算器１５の第１の入
力に供給する。
れた時系列入力信号の最大値を信号１−３を通して、出
力するとともに、検出した最大値の入力順位を前記最大
値の入力順位信号線１−４を通して前記選択器１３の第
１の入力に供給する。前記カウンタ１４は１ずつカウン
トアツプまたはダウンした信号を前記出力信号線１−５
を通して出力し、前記選択器１３の第２の入力に供給す
るモジュロカウンタである。前記選択器１３は前記最大
値の入力順位信号線１−４と前記カウンタの出力信号線
１−５を通して入力される信号のどちらか１方を選択し
て前記出力信号線１−７を通して加算器１５の第１の入
力に供給する。
加算器１５の第２の入力には、入力信号線ｌ−８を通し
て多ト部信号が入力される。ｍＸｎ画素の中からの中央
の大きさを有する画素を検出する場合、カウンタは０か
らｍｘｎ−１までの数を計算する。処理領域の移動と、
加算器１５の入力信号線１−８を通して入力する外部信
号の値を増加することにより行う０選択器１３は最大値
検出実行時には前記カウンタ１４の出力信号線１−５の
信号を選択し、最大値が検出された時は、前記最大値検
出器１２の°最大値の入力順位信号線１−４の信号を選
択する。そして、最大値の入力順の値と前記入力信号線
１−８を通して供給された外部信号の値を加算すること
により、検出された最大値のメモリアドレスを生成し、
そのアドレスに最もの中の中央の大きさを有する画素を
検出することができる。
て多ト部信号が入力される。ｍＸｎ画素の中からの中央
の大きさを有する画素を検出する場合、カウンタは０か
らｍｘｎ−１までの数を計算する。処理領域の移動と、
加算器１５の入力信号線１−８を通して入力する外部信
号の値を増加することにより行う０選択器１３は最大値
検出実行時には前記カウンタ１４の出力信号線１−５の
信号を選択し、最大値が検出された時は、前記最大値検
出器１２の°最大値の入力順位信号線１−４の信号を選
択する。そして、最大値の入力順の値と前記入力信号線
１−８を通して供給された外部信号の値を加算すること
により、検出された最大値のメモリアドレスを生成し、
そのアドレスに最もの中の中央の大きさを有する画素を
検出することができる。
第２の発明は第１図の前記最大値検出器１２を最小値検
出器とすることにより実現できる。
出器とすることにより実現できる。
第２図は本願の第３の発明の実施例を示すブロック図で
ある。２）は画像信号メモリ、２２は第１の選択器、２
３は最大値検出器、２４はカウンタ、２５は加算器、２
６は第２の選択器、２７は先入れ先出しメモリ、２８は
制御回路、２９はアドレス生成回路、２−１は画像信号
メモリ２）の入力信号線、２−２は画像信号メモリ２）
の出力信号線、２−３は第１の選択器２２の出力信号線
、２−４は最大値検出器２３の最大値出力信号線、２−
５は先入れ先出しメモリ２７の出力信号線、２−６は最
大値検出器２３の最大値の入力順位信号線、２−８はカ
ウンタ２４の出力信号線、２−９は第２の選択器２６の
出力信号線、２−７は加算器２５の入力信号線、２−１
０は加算器２５の出力信号線である０画像信号メモリ２
）は入力信号線２−１を通して入力された画像信号を記
憶する０画像信号メモリ２）にたくわえられているｍ
Ｘ ｎ画素の処理対象領域の信号の中から、加算器２５
の出力信号線２−１０を通して、指定されたアドレスの
信号をよみ出し、画像信号メモリ２）の出力信号線２−
２を通して第１の選択器２２の第１の入力として供給す
る。この第１の選択器には先入れ先出しメモリ２７の出
力信号線２−５の信号が第２の入力供給される。アドレ
ス生成回路２９は、ｎ列の中のある１列の中でのアドレ
スを指定する。そのために、カウンタはＯからｍ−１ま
でのモジュロカウンタとして働き、各列内のｍ画素のア
ドレスを指定する。列の指定は加算器２５の入力信号線
２−７から入力される外部信号で指定される。この時、
第２の選択器２６は、カウンタ２４の出力信号線２８の
信号を選択する。また、第１の選択器２２は、出力信号
線２−２の信号を選択し、第１の選択器２２の出力信号
線２−３を通して最大値検出器２３に供給する。
ある。２）は画像信号メモリ、２２は第１の選択器、２
３は最大値検出器、２４はカウンタ、２５は加算器、２
６は第２の選択器、２７は先入れ先出しメモリ、２８は
制御回路、２９はアドレス生成回路、２−１は画像信号
メモリ２）の入力信号線、２−２は画像信号メモリ２）
の出力信号線、２−３は第１の選択器２２の出力信号線
、２−４は最大値検出器２３の最大値出力信号線、２−
５は先入れ先出しメモリ２７の出力信号線、２−６は最
大値検出器２３の最大値の入力順位信号線、２−８はカ
ウンタ２４の出力信号線、２−９は第２の選択器２６の
出力信号線、２−７は加算器２５の入力信号線、２−１
０は加算器２５の出力信号線である０画像信号メモリ２
）は入力信号線２−１を通して入力された画像信号を記
憶する０画像信号メモリ２）にたくわえられているｍ
Ｘ ｎ画素の処理対象領域の信号の中から、加算器２５
の出力信号線２−１０を通して、指定されたアドレスの
信号をよみ出し、画像信号メモリ２）の出力信号線２−
２を通して第１の選択器２２の第１の入力として供給す
る。この第１の選択器には先入れ先出しメモリ２７の出
力信号線２−５の信号が第２の入力供給される。アドレ
ス生成回路２９は、ｎ列の中のある１列の中でのアドレ
スを指定する。そのために、カウンタはＯからｍ−１ま
でのモジュロカウンタとして働き、各列内のｍ画素のア
ドレスを指定する。列の指定は加算器２５の入力信号線
２−７から入力される外部信号で指定される。この時、
第２の選択器２６は、カウンタ２４の出力信号線２８の
信号を選択する。また、第１の選択器２２は、出力信号
線２−２の信号を選択し、第１の選択器２２の出力信号
線２−３を通して最大値検出器２３に供給する。
最大値検出器２３は出力信号線２−３を通して供給され
た時系列入力信号の中から最大値とその入力順位を検出
し、最大値出力信号線２−４を通して最大値を先入れ先
出しメモリ２７に供給し記憶する。検出した最大値の入
力順位を入力順位信号線２−６を通して第２の選択器２
６に供給する。
た時系列入力信号の中から最大値とその入力順位を検出
し、最大値出力信号線２−４を通して最大値を先入れ先
出しメモリ２７に供給し記憶する。検出した最大値の入
力順位を入力順位信号線２−６を通して第２の選択器２
６に供給する。
この入力順位信号線は検出された最大値の信号が記憶さ
れている画像信号メモリ２）の列内のアドレスを示す０
列内の最大値を検出すると、第２の選択器２６は入力順
位で信号線２−６の信号を選択し、信号線２−９を通し
て加算器２５に供給する。さらに加算器２５は信号線２
−１０を通して画像信号メモリ２）のアドレスとして供
給する。
れている画像信号メモリ２）の列内のアドレスを示す０
列内の最大値を検出すると、第２の選択器２６は入力順
位で信号線２−６の信号を選択し、信号線２−９を通し
て加算器２５に供給する。さらに加算器２５は信号線２
−１０を通して画像信号メモリ２）のアドレスとして供
給する。
このアドレスの信号すなわち検出された最大値を最も小
さい値にかきかえ、再びｍ画素の最大値を検出した各列
の中央値１を信号線２−４を通して先入れ先出しメモリ
２７に記憶させる。
さい値にかきかえ、再びｍ画素の最大値を検出した各列
の中央値１を信号線２−４を通して先入れ先出しメモリ
２７に記憶させる。
次に、前記入力信号線２−７を通して値ｍ加算器２５に
入力することによりｎ列の中の１列となりの列のアドレ
スを指定する。そして同様の手順によりこの列の中央の
大きさ／を有する値を検出する。この操作をｎ回くり返
し、ｎ列のすべての中央値を検出し、先入れ先出しメモ
リ２７に記憶させる。
入力することによりｎ列の中の１列となりの列のアドレ
スを指定する。そして同様の手順によりこの列の中央の
大きさ／を有する値を検出する。この操作をｎ回くり返
し、ｎ列のすべての中央値を検出し、先入れ先出しメモ
リ２７に記憶させる。
ｎ列のすべての中央値を記憶した後で、前記第１の選択
器２２は、前記先入れ先出しメモリ２７の出力信号１！
！２−５の信号を選択する最大値検出器２３は、先入れ
先出しメモリ２７の内容を順次入力し、その中の最大値
を検出する。検出された最大値は最も小さい値に書き換
えられる。このために、前記先入れ先出しメモリ２７は
、前記最大値の入力順位信号線２−６の信号によりその
最大値を最も小さい値に書きかえるリセット機能を有る
。
器２２は、前記先入れ先出しメモリ２７の出力信号１！
！２−５の信号を選択する最大値検出器２３は、先入れ
先出しメモリ２７の内容を順次入力し、その中の最大値
を検出する。検出された最大値は最も小さい値に書き換
えられる。このために、前記先入れ先出しメモリ２７は
、前記最大値の入力順位信号線２−６の信号によりその
最大値を最も小さい値に書きかえるリセット機能を有る
。
第４の発明は第２図の前記最大値検出器２３を最小値検
出器におきかえることにより実現できる。
出器におきかえることにより実現できる。
第３図は本願の第５の発明の実施例を示すブロック図で
ある。
ある。
３１は画像信号メモリ、３２は第１の選択器、３３は最
大値検出器、３４．３６．３１３はそれぞれ第１、第２
、第３のデータクリア機能はき先入れ先出しメモリ、３
１４は先入れ先出しメモリ制御回路、３８は第２の選択
器、３９はカウンタ、３１０は加算器、３１１は制御回
路、３１２はアドレス生成回路、３−１は画像信号メモ
リ３１の入力信号線、３−２は、画像信号メモリ３１の
出力信号線、３−３は第１の選択器３２の出力信号線、
・・・３−４は最大値検出器３３の最大値出力信号線、
３−１１は最大値検出器３３の最大値入力順位信号線、
３−５．３−９．３−８はそれぞれ第１、第２および第
３の先入れ先出しメモリ制御信号線、３−１６．３−１
７．３−１８はそれぞれ第１、第２および第３の先入れ
先出しメモリの出力信号線、３−１２はカウンタ３９の
出力信号線、３−１３は第２の選択器３８の出力信号線
、３−１４は加算器３１０の入力信号線、３−１５は加
算器３１０の出力信号線である０画像信号メモリ３１は
信号線３−１を通して入力された画像信号を記憶する。
大値検出器、３４．３６．３１３はそれぞれ第１、第２
、第３のデータクリア機能はき先入れ先出しメモリ、３
１４は先入れ先出しメモリ制御回路、３８は第２の選択
器、３９はカウンタ、３１０は加算器、３１１は制御回
路、３１２はアドレス生成回路、３−１は画像信号メモ
リ３１の入力信号線、３−２は、画像信号メモリ３１の
出力信号線、３−３は第１の選択器３２の出力信号線、
・・・３−４は最大値検出器３３の最大値出力信号線、
３−１１は最大値検出器３３の最大値入力順位信号線、
３−５．３−９．３−８はそれぞれ第１、第２および第
３の先入れ先出しメモリ制御信号線、３−１６．３−１
７．３−１８はそれぞれ第１、第２および第３の先入れ
先出しメモリの出力信号線、３−１２はカウンタ３９の
出力信号線、３−１３は第２の選択器３８の出力信号線
、３−１４は加算器３１０の入力信号線、３−１５は加
算器３１０の出力信号線である０画像信号メモリ３１は
信号線３−１を通して入力された画像信号を記憶する。
加算器３１０は出力信号線３−１５を通して画像信号メ
モリ３１のアドレスを指定する。このアドレスを捜査す
るごとにより、画像信号メモリ３１から処理すべきｍＸ
ｎ画素信号がよみ出される０画像信号メモリ３１からの
画素信号は出力信号！１３−２を通して前記第１の選択
器３２の第１の入力として供給される。アドレス生成回
路３１２は、ｍＸｎ画素中の特定の画素を示すアドレス
を指定する。そのためにカウンタ３９は、０からｍ−１
までをカウントするモジュロカウンタとして働き、各列
内のｍ画素のアドレスを指定する０列の指定は加算器３
１０の入力信号線３−１４から入力される外部信号によ
り指定される。この時、第２の選択器３８は、カウンタ
３９の出力信号線３−１２の信号を選択する。また、第
１の選択器３２は、出力信号線３−２の信号を選択する
。従って画像信号メモリ３１から順次に読出された画像
信号、即ち時系列入力信号は、第２の選択器３２を介し
て最大値検出器３３に供給されることになる。最大値検
出器３３は、信号線３−３と通して入力された時系列入
力信号の中から最大値とその入力順位を検出する。
モリ３１のアドレスを指定する。このアドレスを捜査す
るごとにより、画像信号メモリ３１から処理すべきｍＸ
ｎ画素信号がよみ出される０画像信号メモリ３１からの
画素信号は出力信号！１３−２を通して前記第１の選択
器３２の第１の入力として供給される。アドレス生成回
路３１２は、ｍＸｎ画素中の特定の画素を示すアドレス
を指定する。そのためにカウンタ３９は、０からｍ−１
までをカウントするモジュロカウンタとして働き、各列
内のｍ画素のアドレスを指定する０列の指定は加算器３
１０の入力信号線３−１４から入力される外部信号によ
り指定される。この時、第２の選択器３８は、カウンタ
３９の出力信号線３−１２の信号を選択する。また、第
１の選択器３２は、出力信号線３−２の信号を選択する
。従って画像信号メモリ３１から順次に読出された画像
信号、即ち時系列入力信号は、第２の選択器３２を介し
て最大値検出器３３に供給されることになる。最大値検
出器３３は、信号線３−３と通して入力された時系列入
力信号の中から最大値とその入力順位を検出する。
検出した最大値の入力順位を前記入力順位信号線３−１
１を通して、前記第２の選択器３８に供給する０列内の
最大値を最大値検出器３３が検出すると、第２の選択器
３８は前記信号線３−１１の信号を選択し、前記信号線
３−１３を通して、前記加算器３１０に供給する。前記
加算器３１０は、前記信号線３−１５を通して前記画像
信号メモリ３１にアドレスを供給する。このアドレスは
、検出された最大値が記憶されている画像信号メモリ３
１のアドレスを示す、このアドレスに最も小さい値を書
込み、検出された最大値を最も小さい値におきかえる。
１を通して、前記第２の選択器３８に供給する０列内の
最大値を最大値検出器３３が検出すると、第２の選択器
３８は前記信号線３−１１の信号を選択し、前記信号線
３−１３を通して、前記加算器３１０に供給する。前記
加算器３１０は、前記信号線３−１５を通して前記画像
信号メモリ３１にアドレスを供給する。このアドレスは
、検出された最大値が記憶されている画像信号メモリ３
１のアドレスを示す、このアドレスに最も小さい値を書
込み、検出された最大値を最も小さい値におきかえる。
この処理を再びｍ画素について行なうと次に大きな値が
求まる。この手順をユ回くり返し、二回目で得られる最
大値がこの列の中央の大きさを有する画素となる。
求まる。この手順をユ回くり返し、二回目で得られる最
大値がこの列の中央の大きさを有する画素となる。
検出した列の中央の大きさを有する画素信号を、前記信
号線３−４を通して最大値を前記第１、第２、第３の先
入れ先出しメモリ３４．３６，３１３に格納する。前記
第１、第２、第３の先入れ先出しメモリ３４．３６．３
１３には、既に計算されている他の各ｎ−１列の中の中
央の値を持つ画素信号が記憶されている。前記第１の選
択器３２は前記信号線３−７の信号を選択し、前記最大
値検出器に供給する。
号線３−４を通して最大値を前記第１、第２、第３の先
入れ先出しメモリ３４．３６，３１３に格納する。前記
第１、第２、第３の先入れ先出しメモリ３４．３６．３
１３には、既に計算されている他の各ｎ−１列の中の中
央の値を持つ画素信号が記憶されている。前記第１の選
択器３２は前記信号線３−７の信号を選択し、前記最大
値検出器に供給する。
この時、選択されている先入れ先出しメモリを前記第１
の先入れ先出しメモリ３４とする。前記先入れ先出しメ
モリ３４のｎ個の出力信号の中から中央の大きさを持つ
画素信号を既に述べた最大値を求めては、除去する手法
にて求める。これがｍ×ｎ画素のメジアンフィルタ実行
結果である。既に述べたｍＸｎ画素の処理領域を一画素
シフトして新たな領域に対してメジアンフィルタを実行
する時には、新しく加わった一例のｍ画素の中央値を求
め、これを前記３個の先入れ先出しメモリ３４．３６．
３１３に記憶し、前記第２の先入れ先出しメモリ３６の
出力信号の中の中央値を求める。これは前記第１の先入
れ先出しメモリ３４の中に記憶されている信号は前処理
画面のメジアンフィルタ実行時に一部消去されているた
めである。ここで、先入れ先出しメモリの個数は処理領
域の列数ｎと等しく、本実施例ではｎ＝３の時の場合を
示していることになる。
の先入れ先出しメモリ３４とする。前記先入れ先出しメ
モリ３４のｎ個の出力信号の中から中央の大きさを持つ
画素信号を既に述べた最大値を求めては、除去する手法
にて求める。これがｍ×ｎ画素のメジアンフィルタ実行
結果である。既に述べたｍＸｎ画素の処理領域を一画素
シフトして新たな領域に対してメジアンフィルタを実行
する時には、新しく加わった一例のｍ画素の中央値を求
め、これを前記３個の先入れ先出しメモリ３４．３６．
３１３に記憶し、前記第２の先入れ先出しメモリ３６の
出力信号の中の中央値を求める。これは前記第１の先入
れ先出しメモリ３４の中に記憶されている信号は前処理
画面のメジアンフィルタ実行時に一部消去されているた
めである。ここで、先入れ先出しメモリの個数は処理領
域の列数ｎと等しく、本実施例ではｎ＝３の時の場合を
示していることになる。
本実施例の最大値検出器を最小値検出器にすることによ
り、第６の発明の実施例が得られる。
り、第６の発明の実施例が得られる。
第４図は本願第７の発明の実施例を示すブロック図であ
る。４１は画像信号メモリ、４２は選択器、４３は最小
値最大値検出器、４４は先入れ先出しメモリ、４８はカ
ウンタ、４９は加算器、４１０は制御回路、４−１は前
記画像メモリ４１の入力信号線、４−２は前記画像信号
メモリ４１の出力信号線、４−３は前記選択器４２の出
力信号線、４−４は前記最小値最大値検出器４３の最小
値または最大値出力信号線、４−５は前記先入れ先出し
メモリ４４の出力信号線、４〜１２は前記カウンタ４８
の出力信号線、４−１１は前記加算器４９の入力信号線
、４−１３は前記加算器４９の出力信号線である。前記
信号線４−１を通して入力され前記画像信号メモリ４１
にたくわえられている画像信号の処理すべきｍＸｎ画素
信号の中から前記加算器４９の出力信号線４−１３を通
して、指定されたアドレスの信号をよみ出し、前記信号
線４−２を通して前記選択器４２に供給する。前記選択
器４２は、前記信号線４−２を選択し、その信号を前記
４−３を通して、前記最小値最大値検出器４３に入力す
る。前記最小値最大値検出器４３は時系列に入力されて
きた列のｎ個の画素の最大値を求め、前記先入れ先出し
メモリ４４に記憶する。先記先入れ先出しメモリ４４に
は既に検出された（ｎ−１）列の最大値が記憶されてい
る。ここで、前記選択器は前記先入れ先出しメモリ４４
の出力信号線４−５の信号を選択し、そこにたくわえち
れているｎ列のｎ個の最大値の中の最小値を求める。こ
れが求めるべき値である。ここでは、各列の最大値を求
め、その中の最小値を求めたが、各列の最小値を求め、
その中の最大値を求めることもできる。
る。４１は画像信号メモリ、４２は選択器、４３は最小
値最大値検出器、４４は先入れ先出しメモリ、４８はカ
ウンタ、４９は加算器、４１０は制御回路、４−１は前
記画像メモリ４１の入力信号線、４−２は前記画像信号
メモリ４１の出力信号線、４−３は前記選択器４２の出
力信号線、４−４は前記最小値最大値検出器４３の最小
値または最大値出力信号線、４−５は前記先入れ先出し
メモリ４４の出力信号線、４〜１２は前記カウンタ４８
の出力信号線、４−１１は前記加算器４９の入力信号線
、４−１３は前記加算器４９の出力信号線である。前記
信号線４−１を通して入力され前記画像信号メモリ４１
にたくわえられている画像信号の処理すべきｍＸｎ画素
信号の中から前記加算器４９の出力信号線４−１３を通
して、指定されたアドレスの信号をよみ出し、前記信号
線４−２を通して前記選択器４２に供給する。前記選択
器４２は、前記信号線４−２を選択し、その信号を前記
４−３を通して、前記最小値最大値検出器４３に入力す
る。前記最小値最大値検出器４３は時系列に入力されて
きた列のｎ個の画素の最大値を求め、前記先入れ先出し
メモリ４４に記憶する。先記先入れ先出しメモリ４４に
は既に検出された（ｎ−１）列の最大値が記憶されてい
る。ここで、前記選択器は前記先入れ先出しメモリ４４
の出力信号線４−５の信号を選択し、そこにたくわえち
れているｎ列のｎ個の最大値の中の最小値を求める。こ
れが求めるべき値である。ここでは、各列の最大値を求
め、その中の最小値を求めたが、各列の最小値を求め、
その中の最大値を求めることもできる。
（発明の効果）
本願の第１および第２の発明によれば、最大値−検出器
または最小値検出器と画像信号メモリと簡単なアドレス
生成回路を用いて、従来必要としていた複雑なアドレス
回路やソーティング回路を必要としない２次元メジアン
フィルタを実現できる。
または最小値検出器と画像信号メモリと簡単なアドレス
生成回路を用いて、従来必要としていた複雑なアドレス
回路やソーティング回路を必要としない２次元メジアン
フィルタを実現できる。
本願の第３および第４の発明によれば、処理すべきｍＸ
ｎ画素信号をｎ列の画素列に分け、各列ごとの中央の値
を求め、それらｎ個の中央値のさらに中央値を求めるこ
とにより、簡単なハードウェアで高速に２次元メジアン
フィルタを実現できる。
ｎ画素信号をｎ列の画素列に分け、各列ごとの中央の値
を求め、それらｎ個の中央値のさらに中央値を求めるこ
とにより、簡単なハードウェアで高速に２次元メジアン
フィルタを実現できる。
本願の第５、第６および第７の発明によれば、メジアン
フィルタ処理を行うｍ Ｘ ｎ画素の領域を１画素ずつ
シフトすることを利用して、ｎ列のうちのｎ−１列の処
理は既に計算されているものを使用することにより、簡
単なハードウェアでかつ極めて高速に２次元メジアンフ
ィルタを実現できる。
フィルタ処理を行うｍ Ｘ ｎ画素の領域を１画素ずつ
シフトすることを利用して、ｎ列のうちのｎ−１列の処
理は既に計算されているものを使用することにより、簡
単なハードウェアでかつ極めて高速に２次元メジアンフ
ィルタを実現できる。
第１図は第１の発明の実施例を示すブロック図、第２図
は第３の発明の実施例を示すブロック図、第３図は第５
の発明の実施例を示すブロック図、第４図は第７の発明
の実施例を示すブロック図である。 １１．１２，１３．４１・・・・・・画像信号メモリ１
２．２３，３３．・・・・・・・・・最大値検出器１６
．２９，３１２．４１１・・・アドレス生成回路・２７
．４４・・・・・・・・・・・・・・・先入れ先出しメ
モリ３４・−・・・・・・・・・・・・・・・・・・・
第１の先入れ先出しメモリ３６・・・・・・・・・・・
・・・・・・・・・・第２の先入れ先出しメモリ３１３
・・・・・・・・・・・・・・・・・・第３の先入れ先
出しメモリ。
は第３の発明の実施例を示すブロック図、第３図は第５
の発明の実施例を示すブロック図、第４図は第７の発明
の実施例を示すブロック図である。 １１．１２，１３．４１・・・・・・画像信号メモリ１
２．２３，３３．・・・・・・・・・最大値検出器１６
．２９，３１２．４１１・・・アドレス生成回路・２７
．４４・・・・・・・・・・・・・・・先入れ先出しメ
モリ３４・−・・・・・・・・・・・・・・・・・・・
第１の先入れ先出しメモリ３６・・・・・・・・・・・
・・・・・・・・・・第２の先入れ先出しメモリ３１３
・・・・・・・・・・・・・・・・・・第３の先入れ先
出しメモリ。
Claims (7)
- （１）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力の中から最大値とそ
の入力順位を検出する最大値検出器と、前記最大値検出
器が出力する最大値の入力順位と外部信号を少なくとも
入力信号とし前記画像信号メモリのアドレスを生成する
アドレス生成回路とから少なくとも構成されることを特
徴とするメジアンフィルタ。 - （２）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力の中から最小値とそ
の入力順位を検出する最小値検出器と、前記最小値検出
器が出力する最小値の入力順位と外部信号を少なくとも
入力信号とし前記画像信号メモリのアドレスを生成する
アドレス生成回路とから少なくとも構成されることを特
徴とするメジアンフィルタ。 - （３）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力と後でのべる先入れ
先出しメモリの時系列出力とのどちらか１方を選択する
第１の選択器と、前記第１の選択器の時系列出力の中か
ら最大値とその入力順位を検出する最大値検出器と、前
記最大値検出器が出力する最大値と一時記憶する先入れ
先出しメモリと、前記最大値検出器が出力する最大値の
入力順位と、外部信号を少なくとも入力信号とし前記画
像信号メモリのアドレスを生成するアドレス生成回路と
から少なくとも構成されることを特徴とする２次元メジ
アンフィルタ。 - （４）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力と後でのべる先入れ
先出しメモリの時系列出力とのどちらか１方を選択する
第１の選択器と、前記第１の選択器の時系列出力の中か
ら最小値とその入力順位を検出する最小値検出器と、前
記最小値検出器が出力する最小値と１時記憶する先入れ
先出しメモリと、前記最小値検出器が出力する最小値の
入力順位と、外部信号を少なくとも入力信号とし前記画
像信号メモリのアドレスを生成するアドレス生成回路と
から少なくとも構成されることを特徴とする２次元メジ
アンフィルタ。 - （５）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力と後でのべる複数個
の先入れ先出しメモリの出力の中のどれか１つを選択す
る第１の選択器と、前記第１の選択器の時系列出力の中
から最大値とその入力順位を検出する最大値検出器と、
前記最大値検出器が出力する最大値を記憶する複数個の
先入れ先出しメモリと、前記最大値検出器が出力する最
大値の入力順位に従って前記先入れ先出しメモリの記憶
内容の一部をリセットする制御回路と前記最大値検出器
が出力する最大値の入力順位と、外部信号と少なくとも
入力信号とし前記画像信号メモリのアドレスを生成する
アドレス生成回路とから少なくとも構成されることを特
徴とする２次元メジアンフィルタ。 - （６）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力と複数個の先入れ先
出しメモリの出力の中のどれか１つを選択する第１の選
択器と、前記第１の選択器の時系列出力の中から最小値
とその入力順位を検出する最小値検出器と、前記最小値
検出器が出力する最小値と記憶する複数個の先入れ先出
しメモリと、前記最小値検出器が出力する最小値の入力
順位に従って、前記先入れ先出しメモリの記憶内容の一
部とリセットする制御回路と前記最小値検出器が出力す
る最小値の入力順位を、外部信号を少なくとも入力信号
とし前記画像信号メモリのアドレスを生成するアドレス
生成回路とから少なくとも構成されることを特徴とする
２次元メジアンフィルタ。 - （７）ディジタル画像信号を記憶する画像信号メモリと
、前記画像信号メモリの時系列出力と後じ述べる先入れ
先出しメモリ出力のどちらか１方を選択する選択器と、
前記選択器の時系列出力の中から最小値または最大値を
検出する最小値最大値検出器と、前記最小値最大値検出
器が出力する最小値または最大値を記憶する先入れ先出
しメモリと、外部信号を少なくとも入力信号とし、前記
画像信号メモリのアドレスを生成するアドレス生成回路
とから少なくとも構成されることを特徴とする２次元メ
ジアンフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011365A JPH01184587A (ja) | 1988-01-19 | 1988-01-19 | ２次元メジアンフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011365A JPH01184587A (ja) | 1988-01-19 | 1988-01-19 | ２次元メジアンフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184587A true JPH01184587A (ja) | 1989-07-24 |
Family
ID=11776000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011365A Pending JPH01184587A (ja) | 1988-01-19 | 1988-01-19 | ２次元メジアンフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128253A (ja) * | 1991-10-31 | 1993-05-25 | Kawasaki Steel Corp | ２次元順序フイルタ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215175A (ja) * | 1982-06-08 | 1983-12-14 | Sony Corp | フイルタ装置 |
| JPS58222341A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | メデアンフイルタ回路 |
-
1988
- 1988-01-19 JP JP63011365A patent/JPH01184587A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215175A (ja) * | 1982-06-08 | 1983-12-14 | Sony Corp | フイルタ装置 |
| JPS58222341A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | メデアンフイルタ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128253A (ja) * | 1991-10-31 | 1993-05-25 | Kawasaki Steel Corp | ２次元順序フイルタ回路 |
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