JPH02234283A - 空間積和演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、画像処理における空間積和演算回路、特に
高速演算処理を行なう空間積和演算回路に関するもので
ある。

［従来の技術］ 撮像装置により撮像されて得られた画像の鮮鋭化等の各
種の目的で、処理対象となる画素データに対し空間積和
演算が施される。

第８図は３行３列の空間積和演算の説明図であり、処理
対象画像データＸ（ｍ．ｎ）と荷重係数Ｗ　（１，ｊ）
が図の様に配列されているとき、画素データＸ（ｍ，ｎ
）の空間積和演算結果Ｙ（ｍ．ｎ）は、次の（１）式に
示すものとなる。

・・・（１） 上記（１）式の演算を処理対象画素データ全体に対し施
すことにより出力画像を得る。また空間積和演算は３行
３列に限らず処理対象画像により、任意形状で行うこと
も多い。上記のような空間積和演算を行なう回路例を次
に示す。

第９図は例えば特開昭［ｉ１−２４１８７９号公報に示
された従来の空間積和演算回路の構成を示すブロツク図
であり、図において（ｌａ）と，（　１　ｂ　）はそれ
ぞれ処理対象画像の１行分の画素数と等しい段数を有す
る第１の入力用シフトレジスタと、第１の出力用シフト
レジスタ、（２）はＮ行Ｍ列の空間積和演算を行うとき
Ｍ個の段数を有する第２のシフトレジスタ、（３），（
３２），　・・・，（３Ｍ）は第２のシフ■ トレジスタ（２）の各段の出力とあらかじめ設定された
Ｍ個の荷重係数との乗算を行うＭ個の乗算器、（４１）
は乗算器（３），（３）．・・・，　（３Ｍ’）の出力
をすべて加算する第１の加算器、（４２）は第１の加算
器（４１）の出力を一方の入力とし、第１の出力用シフ
トレジスタ（１ｂ）の出力をセレクタ（５）を介して他
方の入力とし、その出力を第１の入力用及び出力用ンフ
トレジスタ（１ａ）及び（１ｂ）に送出する第２の加算
器である。（５）は第１の入力用及び出力用シフトレジ
スタ（１ａ）及び（１ｂ）の出力を人ノｊとし、空間積
和演算を行う画素データを第２のシフトレジスタ（２）
に送出すると共に、途中の演算結果を格納している第１
の出力用シフトレジスタ（１ｂ）の出力を第２の加算器
（４２）の他方の入力に出力するセレクタである。

次に第９図の動作について説明する。説明の簡単化のた
め、３行３列の空間積和演算で考え、（１）式の演算の
うち Ｗ（−１．−１）　　・Ｘ　（ＩＩ１−１．ｎ−１）　
＋Ｗ（０，−１．）　”Ｘ　（ｍ．ｎ−１）　＋　Ｗ　
（１．−１）　・Ｘ　（ｍ＋１，ｎ−１）なる演算を第
１演算、 Ｗ（−１．０）　・Ｘ　（ｉ−１，ｎ）　＋Ｗ（０．０
）　　・Ｘ　（ｍ．ｎ）＋Ｗ（Ｌ，Ｏ）　　　・　Ｘ（
ｍ＋１．ｎ）なる演算を第２演算、 Ｗ　（−１．１）　・Ｘ　（ｍ−１，ｎ＋１）　＋　Ｗ
　（０．１）　・Ｘ　（ＩＩＩ．ｎ＋Ｉ．）＋Ｗ（１，
Ｄ　　・Ｘ（１！＋１．ｎ＋１）なる演算を第３演算と
記述する。

処理対象画像より最初の１行分のデータＸ（ｍ−１，ｎ
−１），　Ｘ　（ｉ．ｎ−１）　，　Ｘ　（ｍ＋Ｌ，ｎ
−１）を第１の入力用シフトレジスタ（１ａ）に格納す
る。次に、このデータをセレクタ（５）を介し、第２の
シフトレジスタ（２）に順次送出する。順次送られてく
るデータ毎に、あらかじめ設定された荷重係数Ｗ（−１
．−１）　，Ｗ（０．−１），　Ｗ（１．．−１）によ
り乗算器（３　）〜（３３）及び第１の加算器（４ｌ）
で第１演算が施される。第１演算の処理結果は、第２の
加算器（４２）を介し．順次第１の出力用シフトレジス
タ（１ｂ）に格納される。

１行分の第１演算が完了すると、荷重係数の設定をＷ（
−１．０），　Ｗ（０．０）　．　Ｗ（１．０）と変更
し、処理対象画像より２行目の画素データＸ　（Ｉ１−
１．　ｎ），Ｘ　（ＩＩ，ｎ）　，　Ｘ　（ＩＩ＋１．
ｎ）を１行分第１の入力用シフトレジスタ（１ａ）に格
納し、同様の手順で第２のシフトレジスタ（２），乗算
器（３　）〜（３３）及び第１の加算器（４１）を用い
第２演算を実行する。このとき、第１の出力用シフトレ
ジスタ（ｌｂ）に格納された第１演算の結果を読出し、
セレクタ（５）を介し第２の加算器（４２）の一方の人
力に送出し、第２の加算器（４２）は第１の加算器（４
ｌ）よりその他方の入力に供給される第２演算の処理結
果と順次対応を取りながら第１演算と第２演算の和を求
め、新たな途中結果データとして第１の出力用シフトレ
ジスタ（ｔｂ）に格納する。２行目の画素データに対す
る１行分の第２演算が完了すると、前記と同様に荷重係
数の変更を行い、処理対象画像より３行目の画素データ
を１行分読取り、同様の手順で第３演算を実行し、第１
演算と第２演算と第３演算の和を求め、出力画像に処理
結果を１行分出力する。

以上の動作を処理対象画像の（　２．３．４），　　（
　３，４．５）．（４．５．８），・・・行目の画素デ
ータに対し繰り返すことにより１行毎の処理結果を出力
画像に格納し、処理対象画像に対する空間積和結果を得
る。即ち、３行３列の空間積和演算を行うに際し、３列
分の積和演算を一度に実行し、途中結果を蓄積し、同一
の画像データを３回走査することにより３行分の演算を
行う回路である。

［発明が解決しようとする課題］ 従来の空間積和演算回路は以上のように構成されている
ので、Ｎ行Ｍ列の空間積和演算を行うためには同じ画像
データに対しＮ回の走査が必要となること、最もよく使
用される３行３列の演算を行うためにも３回の走査が必
要であり処理所要時間が大きいという欠点がある。更に
、Ｎ行Ｍ列の演算を行うためにＭ個の乗算器を持つ必要
があり、各種の大きさのＮ行Ｍ列で演算を行うときに最
大値のＭ個の乗算器を持つことは冗長であるなどの問題
点があった。

この発明は上記のような問題点を解消するためになされ
たもので、３行３列の演算を１回の走査で実行出来ると
ともに、任意のＮ行Ｍ列の演算を３行３列の積和演算回
路を２個用い、 回の走査で実現出来る空間積和演算回路を得ることを目
的とする。但し、［ＧコはＧをこえない最大の整数であ
る。

［課題を解決するための手段］ この第１の発明に係る空間積和回路は、処理対象画像の
Ｎ行Ｍ列の画素データを走査して順次送出される画素デ
ータを入力とし、順次６行３列の画素データ１８個を一
度に出力するシフトレジスタ回路と、該シフトレジスタ
回路の出力の上位３行３列の画素データに対し、Ｎ行Ｍ
列の荷重係数よりあらかじめ選択設定された３行３列の
荷重係数との空間積和演算を行う第１の３Ｘ３積和演算
回路と、前記シフトレジスタ回路の出力の下位３行３列
の画素データに対し、前記Ｎ行Ｍ列の荷重係数よりあら
かじめ選択設定された３行３列の荷重係数との空間積和
演算を行う第２の３×３積和演算回路と、前記第１の３
×３積話演算回路の出力及び第２の３×３積和演算回路
の出力を入力とし、該両入力に対し加減算等の演算を施
す第１の演算回路と、該第１の演算回路の出力を一方の
入力とし、別に供給される演算処理データを他方の入力
とし、該両入力に対し加減算等の演算を施す第２の演算
回路と、該第２の演算回路の出力を順次格納しつつ、既
に蓄積された演算処理データを前記第２の演算回路の他
方の入力に供給する画像メモリと、前記第２の演算回路
の出力を入力とし、前記処理対象画像データと同じビッ
ト数に正規化する正規化回路とを備えたものである。

この第２の発明に係る空間積和回路は、処理対象画像の
Ｎ行Ｍ列の画素データを走査して順次送出される画素デ
ータを入力とし、順次６行３列の画素データ１８個を一
度に出力するシフトレジスタ回路と、該シフトレジスタ
回路の出力の上位３行３列の画素データに対し、Ｎ行Ｍ
列の荷重係数よりあらかじめ選択設定された３行３列の
荷重係数との空間積和演算を行う第１の３×３積和演算
回路と、前記シフトレジスタ回路の出力の６行３列の画
素データから上位３行３列の画素データ又は下位３行３
列の画素データのいずれかを選択田方する第１のマルチ
プレクサ回路と、該第１のマルチプレクサ回路より出力
される３行３列の画素データに対し、前記Ｎ行Ｍ列の荷
重係数よりあらかじめ選択設定された３行３列の荷重係
数との空間積和演算を行う第２の３×３積和演算回路と
、前記第１の３×３積和演算回路の出力及び第２の３×
３積和演算回路の出力を入力とし、該両入力に対し加減
算等の演算を施す第１の演算回路と、前記第１の３×３
積和演算回路の出力及び第２の３Ｘ３ｍ和演算回路の出
力をアドレス入力とし、あらかじめ格納されたデータを
テーブル検索で出力するルックアップテーブル回路と、
前記第１の演算回路の出力を入力とし、前記処理対象画
像データと同じビット数に正規化する正規化回路と、該
正規化回路の出力及び前記ルックアップテーブル回路の
田力を入力とし、該両入力のいずれか一方を選択出力す
るか、又は両入力をいずれも■力する第２のマルチプレ
クサ回路とを備えたものである。

［作用］ この発明においては、処理対象画像のＮ行Ｍ列の画素デ
ータのそれぞれに対しＮ行Ｍ列の荷重係数を用いて空間
積和演算を行う回路において、シフトレジスタ回路が前
記Ｎ行Ｍ列の画素データを走査して順次送出される画素
データを入力とし、順次６行３列の画素データ１８個を
一度に出力する。また第１の３×３積和演算回路と第２
の３×３積和演算回路は前記シフトレジスタ回路の出力
の上位又は下位３行３列の画素データに対し、前記Ｎ行
Ｍ列の荷重係数よりあらかじめ選択設定された３行３列
の荷重係数との空間積和演算をそれぞれ高速で行なう。

そして第１の発明においては、第１の演算回路が前記．
第１及び第２の３Ｘ３積和演算回路の２つの出力に対し
加減算演算を行ない、第２の演算回路が第１の演算回路
の出力と画像メモリに蓄積された演算処理データとに対
し、加減算演算を行ない、その結果を再び画像メモリに
蓄積加算する。

正規化回路は、前記第２の演算回路の出力ビット数を正
規化し出力することにより、任意のＮ行Ｍ列の空間積和
演算を高速に実行するものである。

また第２の発明においては、第１のマルチプレクサ回路
が前記シフトレジスタ回路の出力の６行３列の画素デー
タから上位３行３列の画素データ又は下位３行３列の画
素データのいずれかを選択し、第２の３Ｘ３積和演算回
路へ供給する。第１の演算回路は前記第１及び第２の３
Ｘ３積和演算回路の２つの出力に対し加減算演算を行な
い、正規化回路を介して第２のマルチプレクサ回路の一
方の人力へ供給する。ルックアップテーブル回路は前記
第１及び第２の３×３積和演算回路の出力をアドレス入
力とし、あらかじめ格納されたデータをテーブル検索し
、前記第２のマルチプレクサ回路の他方の入力へ供給す
る。第２のマルチプレクサ回路は前記正規化回路の出力
及びルックアップテーブル回路の出力からの両入力のい
ずれか一方を選択出力するか、又は両入力をいずれも出
力する。

［実施例］ 第１図はこの第１の発明の一実施例による空間積和演算
回路の構成を示すブロック図であり、同図において、（
６）は処理対象画像を走査して順次送られてくる画素デ
ータから順次６行３列の画素データを出力するシフトレ
ジスタ回路、（７ｌ）と（７２）はシフトレジスタ回路
（８）から上位及び下位のそれぞれ３行３列毎の出力に
対しあらかじめ設定されたそれぞれ３行３列の荷重係数
との空間積和演算を行う第１の３Ｘ３積和演算回路と、
第２の３×３積和演算回路、（８ｌ）は第１及び第２の
３×３積和演算回路（７ｌ）及び（７２）の出力の加減
算等の演算を行う第１の演算回路、（８２）は第１の演
算回路（８ｌ）の出力を一方の入力とし、画像メモリ（
９）から既に蓄積された演算途中の結果を他方の入力と
し、同様に加減算等の演算を行なう第２の演算回路、（
９）は第２の演算回路（８２）の出力を順次格納しつつ
既に蓄積している演算途中の結果を第２の演算回路（８
２）の他方の入力に出力する画像メモリ、（１０）は処
理結果として第２の演算回路（８２）の出力を処理対象
画像データと同じビット数に正規化して出力する正規化
回路である。

次に第１図の動作について、１２行１２列の空間積和演
算を例にとり説明する。

第２図は、１２行１２列の荷重係数の分割を示す図であ
り、３行３列の荷重係数毎にＡ−Ｐの１６ブロックに分
割されている。

また第３図は処理対象画像の構成の一例を示す図であり
、いま処理対象画像を２５６　Ｘ２５Ｂの大きさとし、
各画素の座標を水平方向Ｘ１垂直方向ｙの（ｘ，ｙ）で
表わすとする。

先ず、処理対象画像より座標（０．　０）を走査の始点
とし座標（２４６．２４９）を終点とする矩形領域を設
定し、この矩形領域を座標（０．　０）．　（２４８．
２４９）と表現する。前記設定された矩形領域の画素デ
ータをラスク走査で順次読出しシフトレジスタ回路（６
）に入力し、６行３列の画素データを得る。このような
シフトレジスタ回路の構成例を次に示す。

第４図はこの発明に係るシフトレジスタ回路の一構成例
を示すブロック図であり、図において、（６１１）〜（
　６１５）は１行分の画素データの遅延を行う１ライン
ディレイ素子、（６２１）〜（６３ｇ）は画素データを
保持するラッチ回路である。

第４図の動作について説明する。画素データは同図の左
側の矩形内に示されるように１行に１０データずツ「１
」〜「ＩＯ」、ｒＨＪ　〜ｒ２０Ｊ、「２１」〜「３０
」・・・と行列構造に配列されている。このような配列
の画素データを左側の入力端より順次ｒｌＪ　　ｒ２Ｊ
　　ｒ３Ｊ　　ｒ４Ｊ・・・ｒ　ＩＩＪ　　ｒ　１２Ｊ
　　ｒ　Ｌ３Ｊ「ｌ４」・・・の順にラスタ走査で入力
したとすると、画像データ「５４」まで入力した時点で
、右端の出力側に６行３列の画素データ「１」〜「３」
，「１ｌ」〜ｒｌ３Ｊ　．　　ｒ２１Ｊ〜ｒ２３Ｊ　，
　　ｒ３１Ｊ〜ｒｏｌ」，　　ｒ４１Ｊ〜ｒ４３Ｊ　．
　　ｒ５１ｊ〜「５３」の出力が得られることになる。

また次に１つの画素データを入力させると、画素データ
を１つシフトした形の６行３列の画素データ「２」〜ｒ
４Ｊ．　　ｒｌ２Ｊ〜ｒｌ４Ｊ　．　　ｒ２２Ｊ〜ｒ２
４Ｊ　，　　ｒ３２Ｊ〜ｒ３４Ｊ．「４２」〜ｒ４４Ｊ
　．　　ｒ５２Ｊ〜「５４」が得られることになる。即
ち、画素データの入力毎に順次６行３列の画素データを
出力する。

シフトレジスタ回路（６），で得られた６行３列の画素
データは、３行３列毎に第１と第２の３×３積和演算回
路（７１）　．　（７２）に送出され、あらかじめ設定
されている第２図で示したＡとＥの荷重係数に対する空
間積和演算を各々実行する。このような３×３積和演算
回路の構成例を次に示す。

第５図は３Ｘ３積和演算回路の構成例を示すブロック図
であり、図において、（７３１）〜（７３９）は３行３
列の画素データとあらかじめ設定された３行３列の荷重
係数との乗算を並列に行う９個の乗算器、（７４１）〜
（７４８）は９個の乗算結果の加算を行なう８個の加算
器である。この第５図の回路により９個の乗算を並列演
算し、それらの積を加算することにより高速で３×３積
和演算を行なうことができる。

第１と第２の３×３積和演算回路（７１），　（７２）
で実行されたＡとＥの荷重係数に対する演算結果は、第
１の演算回路（８１）で加算され第２の演算回路（８２
）を介し画像メモリ（９）の対応する領域、例えば座標
（Ｑ，　０）．　＜２４４．　２４４）で与えられる矩
形領域に順次ラスク走査で格納される。この荷重係数Ａ
とＥを用いる最初の走査による積和演算においては、第
２の演算回路（８２）は第１の演算回路（８ｌ）の出力
データにＯを加算して出力する、即ち入力データをその
まま出力することになる。

１回の走査に・対する演算結果の格納が完了すると、第
１と第２の３×３積和演算回路（７１），　（７２）に
新たな荷重係数として第２図に示したＢ．！：Ｆを各々
設定する。そして次に、処理対象画像より３列シフトし
た領域（座標（３．　０），　　（２４９，　２４９）
で与えられる矩形領域）の画素データをラスク走査で読
出し、同様の処理を施こし第１と第２の３×３積和演算
回路（７１）．　（７２）でＢとＦの荷重係数に対する
空間積和演算を実行し、第１の演算回路（８１）にてそ
の結果を加算しＢとＦによる積和演算結果を得る。この
とき順次得られるＢとＦによる結果は、既に求めて画像
メモリ（９）に蓄積されているＡとＥによる結果を順次
対応する座標から読出し、第２の演算回路（８２）で加
算され荷重係数Ａ，Ｅ，Ｂ，Ｆによる空間積和演算の結
果を得る。また、この結果は順次画像メモリ（９）に対
応する領域、即ち、座標（０．　０）．　（２４４，　
２４４）で与えられる矩形領域にラスク走査で格納され
る。

以下、同様の手順にて、荷重係数の設定を（Ｃ，Ｇ），
（Ｄ，Ｈ）．（Ｉ，Ｍ），（Ｊ，Ｎ），（Ｋ，０），（
Ｌ，Ｐ）に対して行い、処理対象画像からの読出し領域
を３列ずつシフトした領域［｛座標（６．　　０）．　
　（２５２，　　２４９）１　　．１座標（９，　　Ｏ
），　　（２５５，２４９）ｌ　］、及び６行シフトし
３列ずつシーフトした領域［｛座標（０．　８），　（
２４８，　２５５）ｌ　，　　（座標（３．　６），（
２４９．　２５５）ｌ．　（座標（Ｂ，　Ｂ），　＜２
５２，２５５）ｌ，　　｛座標（９．　６）、（２５５
．　２５５）］］に対して順に行い、シフトレジスタ（
６）、第１及び第２の３×３積和演算回路（７１）及び
（７２）、第１及び第２の演算回路（８１）及び（８２
）、画像メモリ（９）を用いてＡからＰまでの荷重係数
による１２行１２列の空間積和演算を実行する。最後の
荷重係数Ｐによる演算のとき演算結果は、正規化回路（
１０）により、積和演算で増大したビット数を入力画像
データと同じビット数に正規化され出力される。正規化
回路（１０）は割算器あるいはマルチプレクサ回路等で
容易に実現される。

以上の様に、１２行１２列の空間積和演算は１回の走査
で６行３列毎の演算を実行するため、１２／６Ｘ１２／
３−　２　Ｘ　４　−　８、即ち８回の走査で実現され
ることになる。また１１行１０列のように３及び６の倍
数でないときは、使用しない行と列の荷重係数を０と設
定し、１２行１２列と同様の処理を行うことで対応する
。それ故、１１行１０列のときら８回の走査が必要とな
る。Ｎ行Ｍ列の空間積和演算を行うための走査回数は、
６行６列の演算を何回行うかであるので 回の走査で実現されることになる。

なお、上記実施例ではシフトレジスタ（６）の６行３列
の出力に対し２つの３×３積和演算回路（７１），　　
（７２）が動作する場合について説明したが、１つの３
行３列の出力、即ち同一のデータに対し２つの３ｘ３ｔ
ａ和演算回路（７１），　（７２）が動作しうるように
構成してもよい。次にこの場合の例を示す。

第６図はこの第２の発明の一実施例による空間積和演算
回路の構成を示すブロック図であり、同図において（６
）　，　（１０）．　　（７１），　（７２）．　（８
１）は第１図の回路と同一のものである。（ｌ１）はシ
フトレジスタ回路（６）の出力の６行３列の画素データ
のうち上位か下位の３行３列の画素データのどちらかを
選択し第２の３×３積和演算回路ク７２）に出力する第
１のマルチブクサ回路、（８３）は第１及び第２の積和
演算回路（７１）及び（７２）の２つの出力データをア
ドレスとしあらかじめ設定されたデータをテーブル検索
で出力するるルックアップテーブル回路、（１２）は正
規化回路（１０）の出力、又は前記ルツクアップテーブ
ル回路（８３）の出力のいずれかを選択出力するか、あ
るいは両方を出力する第２のマルチプレクサ回路である
。第６図の動作について説明する前に、先ず同一のデー
タに対する２種類の荷重係数による空間積和演算の必要
性を述べる。

第７図は画像処理における微分演算で代表的なソーベル
オペレータの荷重係数を示す図であり、同図（ａ）に示
す荷重係数により横方向の変化Ｓ　を求め、同図（ｂ）
に示す荷重係数により縦Ｘ 方向の変化Ｓ　を求める。このとき微分値の太きｙ さＩＥＩは、次の（２）式で示される。

Ｅｌ−Ｉｓ　　ｌ＋ｌｓ　　ｌ　　　　・・・（２）ｘ
ｙ またその変化の方向ＺＥは、次の（３）式で示される。

／Ｅ　−　　ｔａｎ　　（Ｓ　　／Ｓ　　）　　　　−
（３）ｙｘ 上記（２）式及び（３）式は画像処理でエッヂ検出等に
広く利用されている。

第６図の動作について説明する。前記（２）式及び（３
）式の演算は、２つの荷重係数による空間積和演算を含
むため、一般に処理時間の遅い演算となるが、第６図に
示した構成を用いれば１回の走査で処理を達成すること
が出来る。シフトレジスタ回路（６）は第１図の動作と
同様に入力される画像データより６行３列の画素データ
を出力するが、この場合その上位３行３列の出力を第１
の３Ｘ３積和演算回路（７１）の一方の入力と、第１の
マルチプレクサ回路（】ｌ）の一方の入力に供給し、そ
の下位３行３列の出力を第１のマルチプレクサ回路（ｌ
１）の他方の入力に供給する。従って第１のマルチプレ
クサ回路（１１）の信号選択動作をコントロールするこ
とにより、シフトレジスタ回路（６）の上位３行３列の
出力を第１及び第２の３大３積和演算回路（７ｌ）及び
（７２）に同時に送出し、第７図（ａ），（ｂ）に示し
た荷重係数による空間積和演算を行い演算結果のＳ　，
Ｓ　を得ることができる。

ｘｙ 第１及び第２の３×３積和演算回路（７ｌ）及び（７２
）の出力Ｓ　及びＳ　は、それぞれ第１の演算ｘｙ 回路（８ｌ）及びルックアップテーブル回路（８３）に
供給される。第１の演算回路（８ｌ）は入力されるＳｘ
及びＳ　の絶対値を加算し、（２）式に示される微ｙ 分値の大きさＩＥＩを算出する。ルックアップテーブル
回路（８３）はあらかじめＳ　とＳ　の値をアＸ　　　
　　　ｙ ドレス値として、そのアドレス値で指定された記憶部に
（３）式で示される変化の方向ＺＥの値を記憶している
ので、入力されるＳ　及びＳ　の値にＸ　　　　　　　
　　ｙ よりテーブル検索を行ない、／Ｅを得ることができる。

このようにして第１の演算回路（８１）より出力される
微分値の大きさＩＥＩは、正規化回路（ＩＯ）により入
力画像データと同じビッ数に正規化され、第２のマルチ
プレクサ回路（１２）の一方の入力に供給される。また
ルックアップテーブル回路（８３）より出力される変化
の方向／Ｅは第２のマルチプレクサ回路（１２）の他方
の入力に供給される。

第２のマルチプレクサ回路（ｌ２）は、図示されない外
部制御信号により、２つの入力よりその一方を選択して
出力するか、あるいは両方を出力するように動作する。

以上の様に第６図の実施例においては、３×３積和演算
回路を２つ持っているのでソーベルオペレータの様な２
種の荷重係数による空間積和演算を１回の走査で実行す
ることが出来る。

［発明の効果］ 以上のように、この第１の発明によれば空間積和演算回
路を６行３列の出力を行うシフトレジスタ、２つの３×
３積和演算回路、２つの演算回路、途中の演算結果等を
格納する画像メモリから成る構成とし、ＮＦｊＭ列の空
間積和演算を回の走査で実現できるようにしたので、空
間積和演算の高速化が可能となり、装置の性能向上の効
果が得られている。

またこの第２の発明によれば、第１の発明における第２
の演算回路及び画像メモリに代わるルックアップテーブ
ル回路と、第１及び第２のマルチプレクサ回路とを備え
る構成とし、３行３列の空間積和演算及び２種の荷重係
数による微分値の大きさと方向を求めるような空間積和
演算を１回の走査で実現できるようにしたので、エッジ
検出等の高速画像処理が可能となり、同様に装置の性能
向上の効果が得られている。

【図面の簡単な説明】

第１図はこの第１の発明の一実施例による空間積和演算
回路の構成を示すブロック図、第２図は１２行１２列の
荷重係数の分割を示す図、第３図は処理対象画像の構成
の一例を示す図、第４図はこの発明に係るシフトレジス
タ回路の一構成例を示すブロック図、第５図は３ｘ３積
和演算回路の一構成例を示すブロック図、第６図はこの
第２の発明の一実施例による空間積和演算回路の構成を
示すブロック図、第７図（ａ）及び（ｂ）は横方向及び
縦方向の変化を求めるとかの荷重係数の一例を示す図、
第８図は３行３列の積和演算の説明図、第９図は従来の
空間の空間積和演算の構成を示すブロック図である。 図において、（Ｌａ）　．　（ｌｂ）　，（２）　．　
（６）はシフトレジスタ回路、（３　）〜（３Ｍ）　，
　（７３１）〜（７３９）は乗算器、（４１）．　（４
２）　．　（７４１）〜（７４８）は加算器、（５）は
セレクタ、（８１１）〜（８１５）は１ラインディレイ
素子、（８２１）〜（８３１ｉ）はラッチ回路、（７１
）及び（７２）は第１及び第２の３Ｘ３積和演算回路、
（８１）及び（８２）は第１及び第２の演算回路、（８
３）はルックアップテーブル回路、（９）は画像メモリ
、（１０）は正規化回路、（１１）及び（１２）は第１
及び第２のマルチプレクサ回路である。 なお、図中同一符号は同一又は相当部分を示す。 代理人　弁理士　佐々木　宗　治 弔３図 荷Ｖ保数 第 図 第 ア 図 第 図 ？１ （ｂ） 第 図 手続補正書（自発） 平成　ｋ６月２７日

Claims (2)

【特許請求の範囲】
1. （１）処理対象画像のＮ行Ｍ列の画素データを走査して
   順次送出される画素データを入力とし、順次６行３列の
   画素データ１８個を一度に出力するシフトレジスタ回路
   と、 該シフトレジスタ回路の出力の上位３行３列の画素デー
   タに対し、Ｎ行Ｍ列の荷重係数よりあらかじめ選択設定
   された３行３列の荷重係数との空間積和演算を行う第１
   の３×３積和演算回路と、前記シフトレジスタ回路の出
   力の下位３行３列の画素データに対し、前記Ｎ行Ｍ列の
   荷重係数よりあらかじめ選択設定された３行３列の荷重
   係数との空間積和演算を行う第２の３×３積和演算回路
   と、 前記第１の３×３積和演算回路の出力及び第２の３×３
   積和演算回路の出力を入力とし、該両入力に対し加減算
   等の演算を施す第１の演算回路と、該第１の演算回路の
   出力を一方の入力とし、別に供給される演算処理データ
   を他方の入力とし、該両入力に対し加減算等の演算を施
   す第２の演算回路と、 該第２の演算回路の出力を順次格納しつつ、既に蓄積さ
   れた演算処理データを前記第２の演算回路の他方の入力
   に供給する画像メモリと、 前記第２の演算回路の出力を入力とし、前記処理対象画
   像データと同じビット数に正規化する正規化回路とを備
   えたことを特徴とする空間積和演算回路。
2. （２）処理対象画像のＮ行Ｍ列の画素データを走査して
   順次送出される画素データを入力とし、順次６行３列の
   画素データ１８個を一度に出力するシフトレジスタ回路
   と、 該シフトレジスタ回路の出力の上位３行３列の画素デー
   タに対し、Ｎ行Ｍ列の荷重係数よりあらかじめ選択設定
   された３行３列の荷重係数との空間積和演算を行う第１
   の３×３積和演算回路と、前記シフトレジスタ回路の出
   力の６行３列の画素データから上位３行３列の画素デー
   タ又は下位３行３列の画素データのいずれかを選択出力
   する第１のマルチプレクサ回路と、 該第１のマルチプレクサ回路より出力される３行３列の
   画素データに対し、前記Ｎ行Ｍ列の荷重係数よりあらか
   じめ選択設定された３行３列の荷重係数との空間積和演
   算を行う第２の３×３積和演算回路と、 前記第１の３×３積和演算回路の出力及び第２の３×３
   積和演算回路の出力を入力とし、該両入力に対し加減算
   等の演算を施す第１の演算回路と、前記第１の３×３積
   和演算回路の出力及び第２の３×３積和演算回路の出力
   をアドレス入力とし、あらかじめ格納されたデータをテ
   ーブル検索で出力するルックアップテーブル回路と、 前記第１の演算回路の出力を入力とし、前記処理対象画
   像データと同じビット数に正規化する正規化回路と、 該正規化回路の出力及び前記ルックアップテーブル回路
   の出力を入力とし、該両入力のいずれか一方を選択出力
   するか、又は両入力をいずれも出力する第２のマルチプ
   レクサ回路とを備えたことを特徴とする空間積和演算回
   路。