JPH01185017A - コンパレータ - Google Patents
コンパレータInfo
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- JPH01185017A JPH01185017A JP836588A JP836588A JPH01185017A JP H01185017 A JPH01185017 A JP H01185017A JP 836588 A JP836588 A JP 836588A JP 836588 A JP836588 A JP 836588A JP H01185017 A JPH01185017 A JP H01185017A
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- JP
- Japan
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- comparator
- switch
- capacitor
- input
- amplifier circuit
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンパレータに関し、例えばＡ／Ｄ（アナ
ログ／ディジタル）変換回路に用いられるチョッパー型
コンパレータに利用して有効な技術に関するものである
。
ログ／ディジタル）変換回路に用いられるチョッパー型
コンパレータに利用して有効な技術に関するものである
。
Ａ／Ｄ変換回路のチョッパー型コンパレータとして、第
３図に示すような回路がある。このコンパレータは、サ
ンプリング動作のとき、反転増幅回路として作用するＣ
ＭＯＳインバータ回路Ｎ１の入力に出力とをスイッチＭ
Ｏ３ＦＥＴＱ３で短絡し、その動作点を基準電位として
入力電圧ＶｉｎをキャパシタＣ１に取り込む。そして、
比較動作のとき上記キャパシタＣＩに基準電圧Ｖｒｅｆ
を供給して、上記入力電圧Ｖｉｎとの差分の電圧増幅し
てハイ／ロウの比較出力を形成するものである。
３図に示すような回路がある。このコンパレータは、サ
ンプリング動作のとき、反転増幅回路として作用するＣ
ＭＯＳインバータ回路Ｎ１の入力に出力とをスイッチＭ
Ｏ３ＦＥＴＱ３で短絡し、その動作点を基準電位として
入力電圧ＶｉｎをキャパシタＣ１に取り込む。そして、
比較動作のとき上記キャパシタＣＩに基準電圧Ｖｒｅｆ
を供給して、上記入力電圧Ｖｉｎとの差分の電圧増幅し
てハイ／ロウの比較出力を形成するものである。
このようなチッパ−型コンパレータの例としては、電子
通信学会論文誌、１９８４年５月、Ｖｏｌ、Ｊ６７−Ｃ
徹５がある。
通信学会論文誌、１９８４年５月、Ｖｏｌ、Ｊ６７−Ｃ
徹５がある。
上記のチョッパー型コンパレータでは、タイミングパル
スＳＣによりスイッチＭＯ３ＦＥＴＱＩがオン状態から
オフ状態に変化するとき、そのゲートとソース、ドレイ
ン（キャパシタ側）との寄生容量が存在するためタイミ
ングパルスＳＣがハイレベルからロウレベルに変化する
ときに生じるフィードスルーによりキャパシタＣ１に保
持される入力電圧Ｖｉｎを変動させる。これが、入力電
圧Ｖｉｎのオフセットとなって比較精度を低下させる原
因になる。
スＳＣによりスイッチＭＯ３ＦＥＴＱＩがオン状態から
オフ状態に変化するとき、そのゲートとソース、ドレイ
ン（キャパシタ側）との寄生容量が存在するためタイミ
ングパルスＳＣがハイレベルからロウレベルに変化する
ときに生じるフィードスルーによりキャパシタＣ１に保
持される入力電圧Ｖｉｎを変動させる。これが、入力電
圧Ｖｉｎのオフセットとなって比較精度を低下させる原
因になる。
この発明の目的は、高精度化を実現したコンパレーをを
提供することにある。
提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一方の電極にタイミングパルスによりスイッ
チ制御される伝送ゲートＭＯＳ Ｆ ＥＴからなる切り
換えスイッチ回路を介して入力電圧と基準電圧とが時系
列的に供給される第１のキャパシタと、上記入力電圧が
供給されるタイミングでその入力と出力とが短絡され、
その入力に上記第１のキャパシタの他方の電極が結合さ
れる第１の反転増幅回路からなるコンパレータに、上記
同様なダミーコンパレータを設けて基準電圧を上記タイ
ミングパルスに従い時系列的に供給して、上記コンパレ
ータとダミーコンパレータとの出力信号を差動増幅回路
を介して出力させる。
チ制御される伝送ゲートＭＯＳ Ｆ ＥＴからなる切り
換えスイッチ回路を介して入力電圧と基準電圧とが時系
列的に供給される第１のキャパシタと、上記入力電圧が
供給されるタイミングでその入力と出力とが短絡され、
その入力に上記第１のキャパシタの他方の電極が結合さ
れる第１の反転増幅回路からなるコンパレータに、上記
同様なダミーコンパレータを設けて基準電圧を上記タイ
ミングパルスに従い時系列的に供給して、上記コンパレ
ータとダミーコンパレータとの出力信号を差動増幅回路
を介して出力させる。
上記した手段によれば、コンパレータとダミーコンパレ
ータにおけるスイッチＭＯＳ Ｆ ＥＴのフィードスル
ー成分が差動増幅回路で相殺できるので高精度の比較動
作が可能になる。
ータにおけるスイッチＭＯＳ Ｆ ＥＴのフィードスル
ー成分が差動増幅回路で相殺できるので高精度の比較動
作が可能になる。
第１図には、この発明に係るコンパレータをＡ／Ｄ変換
回路に適用した場合の一実施例の回路図が示されている
。同図の各回路素子及び回路ブロックは、特に制限され
ないが、公知のＣＭＯ３集積回路の製造技術により、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、ＰチャンネルＭＯ３ＦＥＴは、
そのチャンネル（バックゲート）部に矢印が付加される
ことによってＮチャンネルＭＯ３ＦＥＴと区別される。
回路に適用した場合の一実施例の回路図が示されている
。同図の各回路素子及び回路ブロックは、特に制限され
ないが、公知のＣＭＯ３集積回路の製造技術により、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、ＰチャンネルＭＯ３ＦＥＴは、
そのチャンネル（バックゲート）部に矢印が付加される
ことによってＮチャンネルＭＯ３ＦＥＴと区別される。
抵抗ラダー回路ＲＬは、安定化された定電圧と回路の接
地電位との間に抵抗が直列形態に接続され、これらの抵
抗の相互接続点からＮビットのディジタル信号を形成す
るための分圧端子が取り出される。
地電位との間に抵抗が直列形態に接続され、これらの抵
抗の相互接続点からＮビットのディジタル信号を形成す
るための分圧端子が取り出される。
上記抵抗ラダー回路ＲＬにより、アナログ信号変換電圧
がスケーリングされる。この先は、デコーダを兼ねたア
ナログスイッチが設けられる。これらのアナログスイッ
チは、特に制限されないが、スイッチトリー（ｔｒｅｅ
）デコーダ構造で、接続点が順次法がりながら上記分割
抵抗の分割端子に結合されている。なお、このようなス
イッチトリーＳＴＣに代え、マトリックス構造のデコー
ダ等も利用できる。上記スイッチトリーＳＴＣの基点は
、基準電圧Ｖ ｒｅｆとされる。
がスケーリングされる。この先は、デコーダを兼ねたア
ナログスイッチが設けられる。これらのアナログスイッ
チは、特に制限されないが、スイッチトリー（ｔｒｅｅ
）デコーダ構造で、接続点が順次法がりながら上記分割
抵抗の分割端子に結合されている。なお、このようなス
イッチトリーＳＴＣに代え、マトリックス構造のデコー
ダ等も利用できる。上記スイッチトリーＳＴＣの基点は
、基準電圧Ｖ ｒｅｆとされる。
入力電圧Ｖｉｎは、サンプリングクロックＳＣによりス
イッチ制御されるスイッチＭＯＳＦＥＴＱ ・
１を介してキャパシタＣ１の一方の電極に伝えられる。
イッチ制御されるスイッチＭＯＳＦＥＴＱ ・
１を介してキャパシタＣ１の一方の電極に伝えられる。
また、上記基準電圧Ｖｒｅｆは、比較クロックＣＣによ
りスイッチ制御されるＭＯ５ＦＥＴＱ２を介して上記キ
ャパシタＣ１の一方の電極に伝えられる。キャパシタＣ
１の他方の電極は、反転増幅回路としてのインバータ回
路Ｎ１の入力に結合される。このインバータ回路Ｎ１の
入力と出力との間には、上記サンプリングクロックＳＣ
によりスイッチ制御されるＭＯ３ＦＥＴＱ３が設けられ
る。上記サンプリングクロックＳＣと比較クロックＣＣ
とは、第２図のタイミング図に示すように、ノンオーバ
ーラツプの２相のタイミングパルスとされる。これによ
り、サンプリングクロックＳＣがハイレベルのとき（サ
ンプリング期間）、スイッチＭＯ３ＦＥＴＱＩをオン状
態にして入力電圧Ｖｉｎを取り込むとともに、インバー
タ回路Ｎ１の人力と出力とを短絡してその動作点を基準
電位としてキャパシタＣ１に入力電圧Ｖｉｎを取り込む
。そして、サンプリングクロックＳＣをハイレベルから
ロウレベルにした後に、比較クロックＣＣをハイレベル
にする。比較クロックＣＣがハイレベルのとき（比較期
間）、スイッチＭＯ３ＦＥＴＱ２がオン状態になり、上
記キャパシタＣ１に基準電圧Ｖｒｅｆを供給する。これ
により、キャパシタＣ１には、上記入力電圧Ｖｉｒ＋と
基準電圧Ｖｒｅｆとの差分に相当する電圧が保持される
ので、これを反転増幅回路が増幅してハイレベル／−ロ
ウレベルの比較出力を形成するというコンパレータとし
ての動作を行う。
りスイッチ制御されるＭＯ５ＦＥＴＱ２を介して上記キ
ャパシタＣ１の一方の電極に伝えられる。キャパシタＣ
１の他方の電極は、反転増幅回路としてのインバータ回
路Ｎ１の入力に結合される。このインバータ回路Ｎ１の
入力と出力との間には、上記サンプリングクロックＳＣ
によりスイッチ制御されるＭＯ３ＦＥＴＱ３が設けられ
る。上記サンプリングクロックＳＣと比較クロックＣＣ
とは、第２図のタイミング図に示すように、ノンオーバ
ーラツプの２相のタイミングパルスとされる。これによ
り、サンプリングクロックＳＣがハイレベルのとき（サ
ンプリング期間）、スイッチＭＯ３ＦＥＴＱＩをオン状
態にして入力電圧Ｖｉｎを取り込むとともに、インバー
タ回路Ｎ１の人力と出力とを短絡してその動作点を基準
電位としてキャパシタＣ１に入力電圧Ｖｉｎを取り込む
。そして、サンプリングクロックＳＣをハイレベルから
ロウレベルにした後に、比較クロックＣＣをハイレベル
にする。比較クロックＣＣがハイレベルのとき（比較期
間）、スイッチＭＯ３ＦＥＴＱ２がオン状態になり、上
記キャパシタＣ１に基準電圧Ｖｒｅｆを供給する。これ
により、キャパシタＣ１には、上記入力電圧Ｖｉｒ＋と
基準電圧Ｖｒｅｆとの差分に相当する電圧が保持される
ので、これを反転増幅回路が増幅してハイレベル／−ロ
ウレベルの比較出力を形成するというコンパレータとし
ての動作を行う。
第１図において、上記構成のコンパレータでは、上記サ
ンプリングクロックＳＣがハイレベルからロウレベルに
変化したとき、前述のようにＭＯ３ＦＥＴＱＩのゲート
とソース、ドレイン（キャパシタＣＩ側）との間に存在
する寄生容量により生じるフィードスルーによってキャ
パシタＣ１に保持された入力電圧Ｖｉｎにオフセット成
分が発生する。
ンプリングクロックＳＣがハイレベルからロウレベルに
変化したとき、前述のようにＭＯ３ＦＥＴＱＩのゲート
とソース、ドレイン（キャパシタＣＩ側）との間に存在
する寄生容量により生じるフィードスルーによってキャ
パシタＣ１に保持された入力電圧Ｖｉｎにオフセット成
分が発生する。
この実施例では、このオフセット成分を実質的に相殺す
るため、次のようなダミーコンパレータが設けられる。
るため、次のようなダミーコンパレータが設けられる。
ダミーコンパレータは、上記コンパレータと同様な入力
スイッチＭＯ３ＦＥＴＱ４．Ｑ５と、キャパシタＣ２と
、インバータ回路Ｎ２及びその入力と出力との間に設け
られる短絡用のスイッチＭＯ３ＦＥＴＱ６から構成され
る。これらの各回路素子は、上記コンパレータと同じ特
性を持つようにされる。入力スイッチＭＯ３ＦＥＴＱ４
と短絡用ＭＯ３ＦＥＴＱ６のゲートには、上記サンプリ
ングクロックＳＣが供給され、入力スイッチＭＯ３ＦＥ
ＴＱ５のゲートには、比較クロックＣＣが供給される。
スイッチＭＯ３ＦＥＴＱ４．Ｑ５と、キャパシタＣ２と
、インバータ回路Ｎ２及びその入力と出力との間に設け
られる短絡用のスイッチＭＯ３ＦＥＴＱ６から構成され
る。これらの各回路素子は、上記コンパレータと同じ特
性を持つようにされる。入力スイッチＭＯ３ＦＥＴＱ４
と短絡用ＭＯ３ＦＥＴＱ６のゲートには、上記サンプリ
ングクロックＳＣが供給され、入力スイッチＭＯ３ＦＥ
ＴＱ５のゲートには、比較クロックＣＣが供給される。
だだし、ダミーコンパレータの入力スイッチＭＯ３ＦＥ
ＴＱ４とＱ５は、共に基準電圧Ｖｒｅｆを取り込む。
ＴＱ４とＱ５は、共に基準電圧Ｖｒｅｆを取り込む。
上記インバータ回路Ｎ１とＮ２の出力信号は、次の差動
増幅回路の入力に供給される。
増幅回路の入力に供給される。
ＭＯ３ＦＥＴＱ７とＱ８は、差動形態にされる。
これらの差動ＭＯ３ＦＥＴＱ７とＱ８のドレイン側は、
電流ミラー形態にされたＰチャンネルＭＯ３ＦＥＴＱＩ
ＯとＱｌｌからなるアクティブ負荷が設けられる。上記
差動ＭＯ３ＦＥＴＱ７とＱ８の共通ソースと回路の接地
電位点との間には、比較クロックＣＣを受けるスイッチ
ＭＯ３ＦＥ、ＴＱ９が設けられる。これより、差動増幅
回路は、比較クロフクＣＣがハイレベルにされる比較動
作のときに活性化され、上記コンパレータとダミーコン
パレータの出力の差分を増幅して出力する。
電流ミラー形態にされたＰチャンネルＭＯ３ＦＥＴＱＩ
ＯとＱｌｌからなるアクティブ負荷が設けられる。上記
差動ＭＯ３ＦＥＴＱ７とＱ８の共通ソースと回路の接地
電位点との間には、比較クロックＣＣを受けるスイッチ
ＭＯ３ＦＥ、ＴＱ９が設けられる。これより、差動増幅
回路は、比較クロフクＣＣがハイレベルにされる比較動
作のときに活性化され、上記コンパレータとダミーコン
パレータの出力の差分を増幅して出力する。
上記コンパレータを用いたＡ／Ｄ変換回路にあっては、
後述するようなサンプリング動作と比較動作からなるＡ
／Ｄ変換動作により、入力電圧Ｖｉｎと基準電圧Ｖｒｅ
ｆとが接近した状態において、言い換えるならば、Ａ／
Ｄ変換動作における最下位ビットを決めるとき、上記の
ようなスイッチＭＯ３ＦＥＴにおけるフィードスルーに
よるオフセット電圧ΔＶが無視できなくなりＡ／Ｄ変換
回路における分解能を低下させる。すなわち、上記基準
電圧Ｖｒｅｆと入力電圧ＶｉｎＯ差電圧が小さくなると
、サンプリングクロックＳＣがハイレベルからロウレベ
ルに変化してＭＯ３ＦＥＴＱＩがオフ状態になるとき、
キャパシタＣ１に保持される電圧がＶｉｎ＋Δ■となる
。この実施例では、グミーコンパレータ側のキャパシタ
Ｃ２に保持される電圧も、上記同様にＶｒｅｆ ＋Δ■
”のようになる。ここで、上記電圧ＶｉｎとＶｒｅｆと
が近接した電圧であることから、ＭＯＳＦＥＴＱＩとＱ
４のゲートとソース、ドレイン間の電圧もはり同じにな
って、フィードスルーによるΔＶとΔＶ”もはり同じに
なる。差動増幅回路は、上記両コンパレータの出力信号
の差分を増幅するから、上記フィードスルー成分を相殺
することができる。この差動増幅回路の出力は、後述す
るようにスイッチトリーＳＴＣを制御するレジスタＲＥ
Ｇのビットを決定する。
後述するようなサンプリング動作と比較動作からなるＡ
／Ｄ変換動作により、入力電圧Ｖｉｎと基準電圧Ｖｒｅ
ｆとが接近した状態において、言い換えるならば、Ａ／
Ｄ変換動作における最下位ビットを決めるとき、上記の
ようなスイッチＭＯ３ＦＥＴにおけるフィードスルーに
よるオフセット電圧ΔＶが無視できなくなりＡ／Ｄ変換
回路における分解能を低下させる。すなわち、上記基準
電圧Ｖｒｅｆと入力電圧ＶｉｎＯ差電圧が小さくなると
、サンプリングクロックＳＣがハイレベルからロウレベ
ルに変化してＭＯ３ＦＥＴＱＩがオフ状態になるとき、
キャパシタＣ１に保持される電圧がＶｉｎ＋Δ■となる
。この実施例では、グミーコンパレータ側のキャパシタ
Ｃ２に保持される電圧も、上記同様にＶｒｅｆ ＋Δ■
”のようになる。ここで、上記電圧ＶｉｎとＶｒｅｆと
が近接した電圧であることから、ＭＯＳＦＥＴＱＩとＱ
４のゲートとソース、ドレイン間の電圧もはり同じにな
って、フィードスルーによるΔＶとΔＶ”もはり同じに
なる。差動増幅回路は、上記両コンパレータの出力信号
の差分を増幅するから、上記フィードスルー成分を相殺
することができる。この差動増幅回路の出力は、後述す
るようにスイッチトリーＳＴＣを制御するレジスタＲＥ
Ｇのビットを決定する。
この実施例のＡ／Ｄ変換回路の動作を簡単に説明すれば
下記の通りである。
下記の通りである。
サンプリングクロックＳＣがハイレベルにされると、ス
イッチＭＯ３ＦＥＴＱＩと短絡用のＭＯＳＦＥＴＱ３が
オン状態になる。これにより、キャパシタＣ１には、入
力電圧Ｖｉｎから反転増幅回路ＶＣのバイアス電圧を差
し引いた電圧に充電される（サンプリング状態）。この
ことは、ダミーコンパレータにおいても同様である。た
だし、キャパシタＣ２は、基準電圧Ｖｒｅｆにより充電
される。
イッチＭＯ３ＦＥＴＱＩと短絡用のＭＯＳＦＥＴＱ３が
オン状態になる。これにより、キャパシタＣ１には、入
力電圧Ｖｉｎから反転増幅回路ＶＣのバイアス電圧を差
し引いた電圧に充電される（サンプリング状態）。この
ことは、ダミーコンパレータにおいても同様である。た
だし、キャパシタＣ２は、基準電圧Ｖｒｅｆにより充電
される。
例えば、Ｖｉｎ＞Ｖｒｅｆなら反転増幅回路Ｎ１の出力
はハイレベル（Ｈ）に、逆にｖｉｎくＶｒｅｆなら反転
増幅回路Ｎ１の出力はロウレベル（Ｌ）にされる。反転
増幅回路Ｎ２の出力は、上記のように同じ基準電圧Ｖ
ｒｅｆが供給されるから中間的な電位になる。
はハイレベル（Ｈ）に、逆にｖｉｎくＶｒｅｆなら反転
増幅回路Ｎ１の出力はロウレベル（Ｌ）にされる。反転
増幅回路Ｎ２の出力は、上記のように同じ基準電圧Ｖ
ｒｅｆが供給されるから中間的な電位になる。
差動増幅回路は、比較クロックＣＣに活性化されるから
上記反転増幅回路Ｎ１とＮ２の出力を増幅して上記反転
増幅回路Ｎ１の出力と同相のＨ／Ｌの出力信号を形成し
てレジスタＲＥＧに伝える。
上記反転増幅回路Ｎ１とＮ２の出力を増幅して上記反転
増幅回路Ｎ１の出力と同相のＨ／Ｌの出力信号を形成し
てレジスタＲＥＧに伝える。
これによって、上記スイッチトリーＳＴＣの分岐制御を
行うレジスタＲＥＧの出力が、二分法を用いることによ
り上位ビットから順に決定される。
行うレジスタＲＥＧの出力が、二分法を用いることによ
り上位ビットから順に決定される。
例えば、レジスタＲＥＧがＮビットから構成される場合
、Ｎビットのディジタル信号は、Ｎ回のサンプリング状
態と比較状態との繰り返しの後に決定される。最下位ビ
ットは、上記のようなダミーコンパレータを設け、コン
パレータとの差分の増幅出力により決定されるから、入
力スイッチＭＯ３ＦＥＴにおけるフィードスルーの影響
を受けない高い分解能により決定される。
、Ｎビットのディジタル信号は、Ｎ回のサンプリング状
態と比較状態との繰り返しの後に決定される。最下位ビ
ットは、上記のようなダミーコンパレータを設け、コン
パレータとの差分の増幅出力により決定されるから、入
力スイッチＭＯ３ＦＥＴにおけるフィードスルーの影響
を受けない高い分解能により決定される。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）一方の電極にタイミングパルスによりスイッチ制
御される伝送ゲートＭＯ３ＦＥＴからなる切り換えスイ
ッチ回路を介して入力電圧と基準電圧とが時系列的に供
給される第１のキャパシタと、上記入力電圧が供給され
るタイミングでその入力と出力とが短絡され、その入力
に上記第１のキャパシタの他方の電極が結合される第１
の反転増幅回路からなるコンパレータに、上記同様なダ
ミーコンパレータを設けて基準電圧を上記タイミングパ
ルスに従い時系列的に供給して、上記コンパレータとダ
ミーコンパレータとの出力信号を差動増幅回路を介して
出力させる。このような構成を採ることにより、コンパ
レータとダミーコンパレータにおけるスイッチＭＯＳ
Ｆ Ｆ、Ｔのフィードスルー成分が差動増幅回路で相殺
できるので高精度の比較動作が可能になるという効果が
得られる。
る。すなわち、 （１）一方の電極にタイミングパルスによりスイッチ制
御される伝送ゲートＭＯ３ＦＥＴからなる切り換えスイ
ッチ回路を介して入力電圧と基準電圧とが時系列的に供
給される第１のキャパシタと、上記入力電圧が供給され
るタイミングでその入力と出力とが短絡され、その入力
に上記第１のキャパシタの他方の電極が結合される第１
の反転増幅回路からなるコンパレータに、上記同様なダ
ミーコンパレータを設けて基準電圧を上記タイミングパ
ルスに従い時系列的に供給して、上記コンパレータとダ
ミーコンパレータとの出力信号を差動増幅回路を介して
出力させる。このような構成を採ることにより、コンパ
レータとダミーコンパレータにおけるスイッチＭＯＳ
Ｆ Ｆ、Ｔのフィードスルー成分が差動増幅回路で相殺
できるので高精度の比較動作が可能になるという効果が
得られる。
（２）上記（１）により、Ａ／Ｄ変換回路に適用した場
合、最下位ビットまで高い精度での比較動作が可能にな
るため高精度のＡ／Ｄ変換を行わせることができるとい
う効果が得られる。
合、最下位ビットまで高い精度での比較動作が可能にな
るため高精度のＡ／Ｄ変換を行わせることができるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチＭＯ
Ｓ Ｆ ＥＴは、ＮチャンネルＭＯＳＦＥＴ又はＰチャ
ンネルＭＯ３ＦＥＴから構成されるものの他、アナログ
信号をレベル損失なく伝えるためにＮチャンネルＭＯＳ
ＦＥＴとＰチャンネルＭＯ３ＦＥＴとを並列形態に接続
したＣＭＯＳスイッチ回路を用いることが望ましい。ま
た、差動増幅回路は、上記コンパレータとダミーコンパ
レータの差分の出力信号を形成するものであれば何であ
ってもよい。レジスタＲＥＧは、シフトレジスタの他フ
リップフロップ回路から構成されてもよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチＭＯ
Ｓ Ｆ ＥＴは、ＮチャンネルＭＯＳＦＥＴ又はＰチャ
ンネルＭＯ３ＦＥＴから構成されるものの他、アナログ
信号をレベル損失なく伝えるためにＮチャンネルＭＯＳ
ＦＥＴとＰチャンネルＭＯ３ＦＥＴとを並列形態に接続
したＣＭＯＳスイッチ回路を用いることが望ましい。ま
た、差動増幅回路は、上記コンパレータとダミーコンパ
レータの差分の出力信号を形成するものであれば何であ
ってもよい。レジスタＲＥＧは、シフトレジスタの他フ
リップフロップ回路から構成されてもよい。
この発明は、前記実施例のようなＡ／Ｄ変換回路の他、
２つの電圧の比較判定を行う各種コンパレータに広く利
用できる。
２つの電圧の比較判定を行う各種コンパレータに広く利
用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一方の電極にタイミングパルスによりスイ
ッチ制御される伝送ゲートＭＯＳＦＥＴからなる切り換
えスイッチ回路を介して入力電圧と基準電圧とが時系列
的に供給される第１のキャパシタと、上記入力電圧が供
給されるタイミングでその入力と出力とが短絡され、そ
の入力に」二記第１のキャパシタの他方の電極が結合さ
れる第１の反転増幅回路からなるコンパレータに、上記
同様なダミーコンパレータを設けて基準電圧を上記タイ
ミングパルスに従い時系列的に供給して、上記コンパレ
ータとダミーコンパレータとの出力信号を差動増幅回路
を介して出力させることにより、コンパレータとダミー
コンパレータにおけるスイッチＭＯ３ＦＥＴのフィード
スルー成分が差動増幅回路で相殺できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一方の電極にタイミングパルスによりスイ
ッチ制御される伝送ゲートＭＯＳＦＥＴからなる切り換
えスイッチ回路を介して入力電圧と基準電圧とが時系列
的に供給される第１のキャパシタと、上記入力電圧が供
給されるタイミングでその入力と出力とが短絡され、そ
の入力に」二記第１のキャパシタの他方の電極が結合さ
れる第１の反転増幅回路からなるコンパレータに、上記
同様なダミーコンパレータを設けて基準電圧を上記タイ
ミングパルスに従い時系列的に供給して、上記コンパレ
ータとダミーコンパレータとの出力信号を差動増幅回路
を介して出力させることにより、コンパレータとダミー
コンパレータにおけるスイッチＭＯ３ＦＥＴのフィード
スルー成分が差動増幅回路で相殺できる。
第１図は、この発明に係るコンパレータを用いたＡ／Ｄ
変換回路の一実施例を示す回路図、第２図は、動作を説
明するためのクロックパルスの波形図、 第３回は、従来技術の一例を説明するための概略回路図
である。 ＳＴＣ・・スイッチトリー、ＲＬ・・ラダー抵抗、Ｃｉ
、Ｃ２・・キャパシタ、Ｑ１〜Ｑｌｌ・・ＭＯ３ＦＥＴ
ＳＮｌ、Ｎ２・・反転増幅回路（インバータ回８”）
、ＲＥＧ・・レジスタ代理人弁′理士 小川 勝′男
′：、。 −ン 第１図 第２図 第３図
変換回路の一実施例を示す回路図、第２図は、動作を説
明するためのクロックパルスの波形図、 第３回は、従来技術の一例を説明するための概略回路図
である。 ＳＴＣ・・スイッチトリー、ＲＬ・・ラダー抵抗、Ｃｉ
、Ｃ２・・キャパシタ、Ｑ１〜Ｑｌｌ・・ＭＯ３ＦＥＴ
ＳＮｌ、Ｎ２・・反転増幅回路（インバータ回８”）
、ＲＥＧ・・レジスタ代理人弁′理士 小川 勝′男
′：、。 −ン 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １、一方の電極にタイミングパルスによりスイッチ制御
される伝送ゲートＭＯＳＦＥＴからなる切り換えスイッ
チ回路を介して入力電圧と基準電圧とが時系列的に供給
される第１のキャパシタと、上記入力電圧が供給される
タイミングでその入力と出力とが短絡され、その入力に
上記第１のキャパシタの他方の電極が結合される第１の
反転増幅回路と、一方の電極に上記タイミングパルスに
よりスイッチ制御される伝送ゲートＭＯＳＦＥＴからな
る切り換えスイッチ回路を介して上記基準電圧が繰り返
して時系列的に供給される第２のキャパシタと、上記入
力電圧が供給されるタイミングでその入力と出力とが短
絡され、その入力に上記第２のキャパシタの他方の電極
が結合される第２の反転増幅回路と、上記第１と第２の
反転増幅回路の出力信号を受ける差動増幅回路とを含む
ことを特徴とするコンパレータ。 ２、上記タイミングパルスは、ノンオーバーラップにさ
れた第１と第２からなる２相のタイミングパルスからな
り、上記切り換えスイッチ回路は、上記第１と第２のタ
イミングパルスによりスイッチ制御される伝送ゲートＭ
ＯＳＦＥＴからなるものであることを特徴とする特許請
求の範囲第１項記載のコンパレータ。 ３、上記基準電圧は、抵抗ラダー回路により形成された
２＾ＮＲ分圧電圧を選択的に出力するスイッチトリーを
介して供給されるものであり、上記スイッチトリーは、
上記差動増幅回路の出力信号に従って制御されるもので
あることを特徴とする特許請求の範囲第１又は第２項記
載のコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP836588A JPH01185017A (ja) | 1988-01-20 | 1988-01-20 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP836588A JPH01185017A (ja) | 1988-01-20 | 1988-01-20 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185017A true JPH01185017A (ja) | 1989-07-24 |
Family
ID=11691209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP836588A Pending JPH01185017A (ja) | 1988-01-20 | 1988-01-20 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341586B1 (ko) * | 1999-06-30 | 2002-06-22 | 박종섭 | 바이어스 회로 |
-
1988
- 1988-01-20 JP JP836588A patent/JPH01185017A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341586B1 (ko) * | 1999-06-30 | 2002-06-22 | 박종섭 | 바이어스 회로 |
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