JPS6251008B2 - - Google Patents
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- Publication number
- JPS6251008B2 JPS6251008B2 JP4381579A JP4381579A JPS6251008B2 JP S6251008 B2 JPS6251008 B2 JP S6251008B2 JP 4381579 A JP4381579 A JP 4381579A JP 4381579 A JP4381579 A JP 4381579A JP S6251008 B2 JPS6251008 B2 JP S6251008B2
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- JP
- Japan
- Prior art keywords
- output
- inverter
- input
- signal
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は入力信号間のレベル差が小さい状態で
も両入力信号を比較して、比較結果を出力するこ
とができる比較回路に関するものである。
も両入力信号を比較して、比較結果を出力するこ
とができる比較回路に関するものである。
従来の比較回路はゲインが少なく、そのために
第１図に示す如く比較されるべき２信号Ａ及びＢ
が与えられた比較回路において、３段又はそれ以
上の比較器I1，I2…を多段に接続して使う必要が
あり、LSIにした場合チツプサイズが大きくなる
上に、更には必ずしも最終段の出力が比較結果を
表わす“１”又は“０”の信号レベルを出力でき
るとは限らず、両者の中間的な電圧レベルになる
可能性があり、動作の信頼性を損う原因になつて
いた。
第１図に示す如く比較されるべき２信号Ａ及びＢ
が与えられた比較回路において、３段又はそれ以
上の比較器I1，I2…を多段に接続して使う必要が
あり、LSIにした場合チツプサイズが大きくなる
上に、更には必ずしも最終段の出力が比較結果を
表わす“１”又は“０”の信号レベルを出力でき
るとは限らず、両者の中間的な電圧レベルになる
可能性があり、動作の信頼性を損う原因になつて
いた。
本発明は上記従来回路の欠点を除去し、LSI化
に適した回路構成にすると共に、微小な信号レベ
ルの差においても信頼度の高い比較結果を出力し
得る比較回路を提供するものである。次に図を用
いて本発明を詳細に説明する。
に適した回路構成にすると共に、微小な信号レベ
ルの差においても信頼度の高い比較結果を出力し
得る比較回路を提供するものである。次に図を用
いて本発明を詳細に説明する。
第２図は本発明による比較回路で、比較される
べき信号が入力端子Ａ及び入力端子Ｂに与えら
れ、比較結果が入力信号ＶAと入力信号ＶBに対し
て ＶA＞ＶBであれば出力“０”が ＶA＜ＶBであれば出力“１”が出力端子OUT
に導出される。
べき信号が入力端子Ａ及び入力端子Ｂに与えら
れ、比較結果が入力信号ＶAと入力信号ＶBに対し
て ＶA＞ＶBであれば出力“０”が ＶA＜ＶBであれば出力“１”が出力端子OUT
に導出される。
本実施例はＮチヤネルMOSトランジスタを用
いて構成する場合について説明するが、Ｐチヤネ
ルMOS、CMOSでも全く同様に構成することが
できる。端子Ａの入力信号ＶAは第１スイツチン
グトランジスタQ1を介してコンデンサC0に与え
られ、端子Ｂの入力信号ＶBもまた第２スイツチ
ングトランジスタQ2を介して上記コンデンサC0
に与えられる。上記第１スイツチングトランジス
タQ1のゲートにはトランジスタQ1の導通・遮断
を制御するために第３図のタイミングチヤートに
示すパルス信号φAが与えられ、第２スイツチン
グトランジスタQ2のゲートには反転パルス信号
Aが与えられてスイツチング動作を制御する。
上記コンデンサC0の他方の電極側にはトランジ
スタQ5及びQ6からなる第１インバータINV1が接
続され、更に該第１インバータINV1にトランジ
スタQ7及びQ8からなる第２インバータINV2が接
続されている。上記第１インバータINV1の出力
は第２インバータINV2の入力端に与えられると
共に第３スイツチングトランジスタQ3を介して
第１インバータINV1の入力端に帰還され、また
第２インバータINV2の出力は第４スイツチング
トランジスタQ4を介して第１インバータINV1の
入力端に帰還されている。上記第３スイツチング
トランジスタQ3のゲートには上記パルス信号φA
が与えられてスイツチング動作が制御され、また
第４スイツチングトランジスタQ4のゲートに
は、上記第３スイツチングトランジスタQ3の遮
断と同時若しくは遅れてトランジスタQ4を導通
させるために第３図のタイミングチヤートに示す
如く“０”レベルの幅が反転パルス信号Aと同
じか或いはAより長いパルス信号′Aが与えら
れ、スイツチング動作を制御する。次に上記
MOS構成からなる比較回路の動作を説明する。
いて構成する場合について説明するが、Ｐチヤネ
ルMOS、CMOSでも全く同様に構成することが
できる。端子Ａの入力信号ＶAは第１スイツチン
グトランジスタQ1を介してコンデンサC0に与え
られ、端子Ｂの入力信号ＶBもまた第２スイツチ
ングトランジスタQ2を介して上記コンデンサC0
に与えられる。上記第１スイツチングトランジス
タQ1のゲートにはトランジスタQ1の導通・遮断
を制御するために第３図のタイミングチヤートに
示すパルス信号φAが与えられ、第２スイツチン
グトランジスタQ2のゲートには反転パルス信号
Aが与えられてスイツチング動作を制御する。
上記コンデンサC0の他方の電極側にはトランジ
スタQ5及びQ6からなる第１インバータINV1が接
続され、更に該第１インバータINV1にトランジ
スタQ7及びQ8からなる第２インバータINV2が接
続されている。上記第１インバータINV1の出力
は第２インバータINV2の入力端に与えられると
共に第３スイツチングトランジスタQ3を介して
第１インバータINV1の入力端に帰還され、また
第２インバータINV2の出力は第４スイツチング
トランジスタQ4を介して第１インバータINV1の
入力端に帰還されている。上記第３スイツチング
トランジスタQ3のゲートには上記パルス信号φA
が与えられてスイツチング動作が制御され、また
第４スイツチングトランジスタQ4のゲートに
は、上記第３スイツチングトランジスタQ3の遮
断と同時若しくは遅れてトランジスタQ4を導通
させるために第３図のタイミングチヤートに示す
如く“０”レベルの幅が反転パルス信号Aと同
じか或いはAより長いパルス信号′Aが与えら
れ、スイツチング動作を制御する。次に上記
MOS構成からなる比較回路の動作を説明する。
まず、同一半導体基板に構成されるMOSIC
（又はLSI）の特性について考えてみると、半導
体基板の非常に接近した場所に位置付けられた同
一形状の２つのインバータ回路の電気的諸特性に
ほとんど同じとして取り扱うことができる。従つ
て本発明の第２図に示したトランジスタQ5及び
Q6からなるインバータINV1とトランジスタQ7及
びQ8からなるインバータINV2は非常に接近した
位置にあり且つ同一形状に設計されるためインバ
ータの入出力特性は等しくなる。
（又はLSI）の特性について考えてみると、半導
体基板の非常に接近した場所に位置付けられた同
一形状の２つのインバータ回路の電気的諸特性に
ほとんど同じとして取り扱うことができる。従つ
て本発明の第２図に示したトランジスタQ5及び
Q6からなるインバータINV1とトランジスタQ7及
びQ8からなるインバータINV2は非常に接近した
位置にあり且つ同一形状に設計されるためインバ
ータの入出力特性は等しくなる。
今第３図に示すようなタイミングでパルス信号
φA，A、′Aが夫々のスイツチングトランジス
タQ1〜Q4に与えられると、パルス信号φAが論理
的に“１”になると第１スイツチングトランジス
タQ1が導通し、入力信号の電圧ＶAボルトがコン
デンサC0のN1点に伝えられる。一方第３スイツ
チングトランジスタQ3も導通状態となつて第１
インバータINV1の入力端N2点と出力端N3点は、
第４図に示したインバータの入出力曲線上の入力
電圧と出力電圧が等しい点Ｐの電圧V0ボルトと
なる。この時第１インバータINV1と第２インバ
ータINV2の特性が等しいことにより、第２イン
バータINV2の出力端N4点の電圧もまたV0ボルト
になる。次にパルス信号φAを“０”、反転パルス
信号Aを“１”にすると、まずN1点の電圧は入
力端子の入力電圧ＶBボルトになる。この時容量
C0が半導体回路中のその他のストレージ容量に
比べて充分大きく設計されているとすると、N2
点の電圧はV0−（ＶA−ＶB）ボルトになる。
φA，A、′Aが夫々のスイツチングトランジス
タQ1〜Q4に与えられると、パルス信号φAが論理
的に“１”になると第１スイツチングトランジス
タQ1が導通し、入力信号の電圧ＶAボルトがコン
デンサC0のN1点に伝えられる。一方第３スイツ
チングトランジスタQ3も導通状態となつて第１
インバータINV1の入力端N2点と出力端N3点は、
第４図に示したインバータの入出力曲線上の入力
電圧と出力電圧が等しい点Ｐの電圧V0ボルトと
なる。この時第１インバータINV1と第２インバ
ータINV2の特性が等しいことにより、第２イン
バータINV2の出力端N4点の電圧もまたV0ボルト
になる。次にパルス信号φAを“０”、反転パルス
信号Aを“１”にすると、まずN1点の電圧は入
力端子の入力電圧ＶBボルトになる。この時容量
C0が半導体回路中のその他のストレージ容量に
比べて充分大きく設計されているとすると、N2
点の電圧はV0−（ＶA−ＶB）ボルトになる。
次に比較動作について第５図を用いて説明す
る。同図は第１インバータINV1及び第２インバ
ータINV2の電気的諸特性が等しいと扱えること
から、実線で示した曲線ＥがＸ軸を入力ＶIN１と
しＹ軸を出力ＶOUT１とする第１インバータINV1
の入出力特性を示し、破線で示した曲線ＦがＹ軸
を入力ＶIN２としＸ軸を出力ＶOUT２とする第２
インバータINV2の入出力特性を示す。例えば入
力信号ＶAと入力信号ＶB間に、ＶA＞ＶBの関係が
ある場合には、第５図において、上記N2点の電
圧V0−（ＶA−ＶB）ボルトは、V0ボルトから△Ｖ
＝｜ＶA−ＶB｜だけ変化したV1ボルトになる。
該入力電圧V1に対応した第１インバータINV1の
出力は曲線Ｅ上の点P′に相当する出力V2にな
る。またこの第１インバータINV1出力V2ボルト
は第２インバータINV2の入力電圧に等しく、そ
のため曲線Ｆから第２インバータINV2の出力は
V3ボルトになる。この結果△Ｖの入力電圧の変
化量に対し、インバータの入出力特性から△Ｖよ
りも大きい（V0−V3）ボルトの変化量を得ること
ができる。次に第４スイツチングトランジスタ
Q4は、上記第３スイツチングトランジスタQ3の
遮断動作と同時若しくはわずかに遅れて導通状態
になるため、上記N4の電位即ちV3ボルトが第４
スイツチングトランジスタQ4を通して第１イン
バータINV1の入力ゲートN2点に伝えられる。そ
の結果第５図から明らかなように第１インバータ
INV1の出力N3点はほぼ印加電圧ＶDボルトに達
し、従つて第２インバータINV2の出力N4点は
GNDに達する。
る。同図は第１インバータINV1及び第２インバ
ータINV2の電気的諸特性が等しいと扱えること
から、実線で示した曲線ＥがＸ軸を入力ＶIN１と
しＹ軸を出力ＶOUT１とする第１インバータINV1
の入出力特性を示し、破線で示した曲線ＦがＹ軸
を入力ＶIN２としＸ軸を出力ＶOUT２とする第２
インバータINV2の入出力特性を示す。例えば入
力信号ＶAと入力信号ＶB間に、ＶA＞ＶBの関係が
ある場合には、第５図において、上記N2点の電
圧V0−（ＶA−ＶB）ボルトは、V0ボルトから△Ｖ
＝｜ＶA−ＶB｜だけ変化したV1ボルトになる。
該入力電圧V1に対応した第１インバータINV1の
出力は曲線Ｅ上の点P′に相当する出力V2にな
る。またこの第１インバータINV1出力V2ボルト
は第２インバータINV2の入力電圧に等しく、そ
のため曲線Ｆから第２インバータINV2の出力は
V3ボルトになる。この結果△Ｖの入力電圧の変
化量に対し、インバータの入出力特性から△Ｖよ
りも大きい（V0−V3）ボルトの変化量を得ること
ができる。次に第４スイツチングトランジスタ
Q4は、上記第３スイツチングトランジスタQ3の
遮断動作と同時若しくはわずかに遅れて導通状態
になるため、上記N4の電位即ちV3ボルトが第４
スイツチングトランジスタQ4を通して第１イン
バータINV1の入力ゲートN2点に伝えられる。そ
の結果第５図から明らかなように第１インバータ
INV1の出力N3点はほぼ印加電圧ＶDボルトに達
し、従つて第２インバータINV2の出力N4点は
GNDに達する。
又入力信号ＶAと入力信号ＶBの間にＶA＜ＶBの
関係がある場合には、信号の変化量△ＶはV0ボ
ルトから＋方向に表われ、第５図の入出力特性曲
線図から、第１インバータINV1の出力はV′2ボル
トに、また第２インバータINV2の出力はV′3ボル
トになる。その結果第４スイツチングトランジス
タのパルス信号′Aが“１”の状態になると第２
インバータINV2の出力N4点はほぼＶDボルトに達
した信号が出力される。上記のように入力信号Ｖ
A及びＶBについて、微小なレベル差△Ｖ＝｜ＶA
−ＶB｜に対してＶA＞ＶBであれば出力“０”
が、ＶA＜ＶBであれば出力“１”を得ることがで
きる。
関係がある場合には、信号の変化量△ＶはV0ボ
ルトから＋方向に表われ、第５図の入出力特性曲
線図から、第１インバータINV1の出力はV′2ボル
トに、また第２インバータINV2の出力はV′3ボル
トになる。その結果第４スイツチングトランジス
タのパルス信号′Aが“１”の状態になると第２
インバータINV2の出力N4点はほぼＶDボルトに達
した信号が出力される。上記のように入力信号Ｖ
A及びＶBについて、微小なレベル差△Ｖ＝｜ＶA
−ＶB｜に対してＶA＞ＶBであれば出力“０”
が、ＶA＜ＶBであれば出力“１”を得ることがで
きる。
上記本発明による比較回路は単に２入力信号レ
ベル間の比較のみならず、例えばADコンバータ
としても利用することができる。即ち第６図に示
す如く、本発明による比較回路Ｇについて、入力
端子A0にてアナログ信号が与えられ他方の入力
端子B0にはデイジタル化するためのレベルを与
える基準信号が入力される。該基準信号の発生は
従来公知の回路によつて実施し得るが、例えば印
加電圧を抵抗で分割して各段から所望のレベルを
もつた信号を導出して基準信号とする。両入力信
号間の比較がなされて入力されたアナログ信号が
基準信号のレベルでデイジタルに変換される。
ベル間の比較のみならず、例えばADコンバータ
としても利用することができる。即ち第６図に示
す如く、本発明による比較回路Ｇについて、入力
端子A0にてアナログ信号が与えられ他方の入力
端子B0にはデイジタル化するためのレベルを与
える基準信号が入力される。該基準信号の発生は
従来公知の回路によつて実施し得るが、例えば印
加電圧を抵抗で分割して各段から所望のレベルを
もつた信号を導出して基準信号とする。両入力信
号間の比較がなされて入力されたアナログ信号が
基準信号のレベルでデイジタルに変換される。
以上本発明によれば、極めて少ない回路素子で
比較回路を構成することができ、従来回路の欠点
を除去してLSI化に好適の回路構成を得ることが
できる。また回路は比較されるべき入力信号のレ
ベル間の差が小さい状態においても、インバータ
の入出力特性を利用して明瞭な差として比較する
ことができ、比較精度を著しく向上させることが
できる。
比較回路を構成することができ、従来回路の欠点
を除去してLSI化に好適の回路構成を得ることが
できる。また回路は比較されるべき入力信号のレ
ベル間の差が小さい状態においても、インバータ
の入出力特性を利用して明瞭な差として比較する
ことができ、比較精度を著しく向上させることが
できる。
第１図は従来回路のブロツク図、第２図は本発
明による実施例の回路図、第３図は同実施例の回
路に供給されるパルス信号の波形図、第４図はイ
ンバータの入出力特性曲線図、第５図は本発明の
動作説明に供する入出力特性曲線図、第６図は本
発明の応用例を示すブロツク図である。 Q1〜Q8：ＰチヤンネルMOSトランジスタ、
INV1，INV2：インバータ、φA，A，′A：パ
ルス信号、C0：コンデンサ、Ａ，Ｂ：入力端
子、OUT：出力端子。
明による実施例の回路図、第３図は同実施例の回
路に供給されるパルス信号の波形図、第４図はイ
ンバータの入出力特性曲線図、第５図は本発明の
動作説明に供する入出力特性曲線図、第６図は本
発明の応用例を示すブロツク図である。 Q1〜Q8：ＰチヤンネルMOSトランジスタ、
INV1，INV2：インバータ、φA，A，′A：パ
ルス信号、C0：コンデンサ、Ａ，Ｂ：入力端
子、OUT：出力端子。
Claims (1)
- １ パルス信号が与えられて第１の被比較信号の
導通を制御する第１スイツチング素子と、上記パ
ルス信号の反転信号が与えられて第２の被比較信
号の導通を制御する第２スイツチング素子と、容
量を介して上記第１スイツチング素子及び第２ス
イツチング素子に接続された第１インバータと、
該第１インバータに接続された第２インバータ
と、上記第１インバータの出力を入力端に戻す経
路に設けられて上記パルス信号が与えられた第３
スイツチング素子と、上記第２インバータの出力
を第１インバータの入力端に戻す経路に設けられ
て上記第３スイツチング素子の遮断と同時若しく
は遅れて導通する第４スイツチング素子とを備え
てなり、第１の被比較信号と第２の被比較信号の
レベルを比較して出力を形成する比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4381579A JPS55135418A (en) | 1979-04-10 | 1979-04-10 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4381579A JPS55135418A (en) | 1979-04-10 | 1979-04-10 | Comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55135418A JPS55135418A (en) | 1980-10-22 |
| JPS6251008B2 true JPS6251008B2 (ja) | 1987-10-28 |
Family
ID=12674231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4381579A Granted JPS55135418A (en) | 1979-04-10 | 1979-04-10 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55135418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528706U (ja) * | 1992-09-03 | 1993-04-16 | 住友ゴム工業株式会社 | タイヤ滑り防止具 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3130391A1 (de) * | 1981-07-31 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare komparatorschaltung |
| JPS58121809A (ja) * | 1982-01-14 | 1983-07-20 | Toshiba Corp | 増幅回路 |
| JPS58182913A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | 電圧比較回路 |
| JPS5923907A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 差電圧増幅回路 |
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| JPH03198416A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 電圧比較器 |
-
1979
- 1979-04-10 JP JP4381579A patent/JPS55135418A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528706U (ja) * | 1992-09-03 | 1993-04-16 | 住友ゴム工業株式会社 | タイヤ滑り防止具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55135418A (en) | 1980-10-22 |
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