JPH0118520B2 - - Google Patents
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- Publication number
- JPH0118520B2 JPH0118520B2 JP58114744A JP11474483A JPH0118520B2 JP H0118520 B2 JPH0118520 B2 JP H0118520B2 JP 58114744 A JP58114744 A JP 58114744A JP 11474483 A JP11474483 A JP 11474483A JP H0118520 B2 JPH0118520 B2 JP H0118520B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- memory
- timing
- output
- Prior art date
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Memory System (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、読出し書込みメモリ（以下RAMと
略す）をレジスタとしてアクセスする場合におけ
るタイミングを定めるための、メモリアクセスタ
イミング回路に関するものである。
略す）をレジスタとしてアクセスする場合におけ
るタイミングを定めるための、メモリアクセスタ
イミング回路に関するものである。
従来技術と問題点
メモリをアクセスするためには、その動作のタ
イミングを定めるための各種の信号を必要とす
る。このような信号は通常、シフトレジスタ等を
利用して、一定の順序とタイミングとを有する出
力を発生することによつて作られる。
イミングを定めるための各種の信号を必要とす
る。このような信号は通常、シフトレジスタ等を
利用して、一定の順序とタイミングとを有する出
力を発生することによつて作られる。
一方、メモリと入出力回路としてのレジスタと
では、これらをアクセスするタイミングがそれぞ
れ異つており、そのため、RAMをレジスタとし
てアクセスするためには、そのためのタイミング
回路が必要である。
では、これらをアクセスするタイミングがそれぞ
れ異つており、そのため、RAMをレジスタとし
てアクセスするためには、そのためのタイミング
回路が必要である。
第１図は従来のRAMをレジスタとしてアクセ
スするためのRAMアクセスタイミング回路の構
成を示している。同図において１は外部バス、２
はRAM、３はバスタイミング回路、４はアドレ
スバス、５−1，５−2はそれぞれラツチ回路、６
はドライバレシーバ、７はメモリタイミング回
路、８は内部バスである。またバスタイミング回
路３において、３１はアドレス一致回路、３２は
ゲート回路、３３はオア回路、３４はシフトレジ
スタ、３５，３６，３７はゲート回路である。
スするためのRAMアクセスタイミング回路の構
成を示している。同図において１は外部バス、２
はRAM、３はバスタイミング回路、４はアドレ
スバス、５−1，５−2はそれぞれラツチ回路、６
はドライバレシーバ、７はメモリタイミング回
路、８は内部バスである。またバスタイミング回
路３において、３１はアドレス一致回路、３２は
ゲート回路、３３はオア回路、３４はシフトレジ
スタ、３５，３６，３７はゲート回路である。
第１図において、外部バス１がRAM２をレジ
スタとしてこれにデータを書込む場合には、図示
されない中央制御装置（以下CPUと略す）から
バスタイミング回路３に対して、書込み指示信号
＊WTをオンにするとともに、アドレスバス４を
経て所定のアドレスを出力する。アドレスバス４
から与えられたアドレスがアドレス一致回路３１
に予めセツトされているアドレスと一致したと
き、アドレス一致回路３１は出力を発生してゲー
ト回路３２を開く。これによつてオア回路３３を
経て書込み指示信号＊WTがシフトレジスタ３４
に与えられ、クロツク信号CKに応じてシフトレ
ジスタ３４がセツトされる。これによつて出力Ｑ
１がオンになつてゲート回路３５に加えられる。
ゲート回路３５の他方の入力には書込み指示信号
＊WTが加えられており、これによつてゲート回
路３５から信号CK１が発生して、ラツチ回路５
-1のCK端子に加えられる。ラツチ回路５-1は信
号CK１を加えられたとき、ドライバレシーバ６
を経て外部バス１のデータをラツチする。一方、
シフトレジスタ３４は信号MEMREQをメモリタ
イミング回路７に対して出力する。メモリタイミ
ング回路７はこれによつて、RAM２が動作する
ために必要な各種のタイミング信号を、RAM２
に対して発生し、RAMにメモリライトのサイク
ルを与える。RAM２はこれによつて内部バス８
のデータを書込む状態となるが、ラツチ回路はゲ
ート回路３５の出力を出力制御端子OCに与えら
れることによつて、ラツチしたデータを内部バス
８に出力しており、従つてラツチ回路５-1にラツ
チされたデータは、メモリライトのサイクルに応
じてRAM２に書込まれる。シフトレジスタ３４
はRAM２の書込みが終了した時刻に出力Ｑ３を
発生する。ゲート回路３６は信号MEMREQによ
つて開いており、これによつて動作完了を示す確
認信号＊ACKがCPUに対して返送される。さら
にシフトレジスタ３４がリセツトされて出力Ｑ１
がオフになり、従つてラツチ回路５-1は動作を停
止する。
スタとしてこれにデータを書込む場合には、図示
されない中央制御装置（以下CPUと略す）から
バスタイミング回路３に対して、書込み指示信号
＊WTをオンにするとともに、アドレスバス４を
経て所定のアドレスを出力する。アドレスバス４
から与えられたアドレスがアドレス一致回路３１
に予めセツトされているアドレスと一致したと
き、アドレス一致回路３１は出力を発生してゲー
ト回路３２を開く。これによつてオア回路３３を
経て書込み指示信号＊WTがシフトレジスタ３４
に与えられ、クロツク信号CKに応じてシフトレ
ジスタ３４がセツトされる。これによつて出力Ｑ
１がオンになつてゲート回路３５に加えられる。
ゲート回路３５の他方の入力には書込み指示信号
＊WTが加えられており、これによつてゲート回
路３５から信号CK１が発生して、ラツチ回路５
-1のCK端子に加えられる。ラツチ回路５-1は信
号CK１を加えられたとき、ドライバレシーバ６
を経て外部バス１のデータをラツチする。一方、
シフトレジスタ３４は信号MEMREQをメモリタ
イミング回路７に対して出力する。メモリタイミ
ング回路７はこれによつて、RAM２が動作する
ために必要な各種のタイミング信号を、RAM２
に対して発生し、RAMにメモリライトのサイク
ルを与える。RAM２はこれによつて内部バス８
のデータを書込む状態となるが、ラツチ回路はゲ
ート回路３５の出力を出力制御端子OCに与えら
れることによつて、ラツチしたデータを内部バス
８に出力しており、従つてラツチ回路５-1にラツ
チされたデータは、メモリライトのサイクルに応
じてRAM２に書込まれる。シフトレジスタ３４
はRAM２の書込みが終了した時刻に出力Ｑ３を
発生する。ゲート回路３６は信号MEMREQによ
つて開いており、これによつて動作完了を示す確
認信号＊ACKがCPUに対して返送される。さら
にシフトレジスタ３４がリセツトされて出力Ｑ１
がオフになり、従つてラツチ回路５-1は動作を停
止する。
次にRAM２に書込まれたデータを外部バス１
に読出す場合には、CPUは読出し指示信号＊RD
をオンにするとともに、アドレスバス４に所定の
アドレスを出力する。これによつてアドレス一致
回路３１においてアドレスの一致がとれると、ゲ
ート回路３２から出力が発生してシフトレジスタ
３４がセツトされて、出力Ｑ２がオンになるとと
もに信号MEMREQが出力される。メモリタイミ
ング回路７はこれによつてRAM２にタイミング
信号を与えRAMにメモリリードのサイクルを与
える。従つてRAM２から書込まれているデータ
が読出されて内部バス８に出力される。これとと
もにメモリタイミング回路から信号CK２が出力
されて、内部バス８のデータがラツチ回路５-2に
ラツチされ、メモリリードサイクルが終了した後
でもデータは保持される。一方、出力Ｑ２の発生
によつてゲート回路３７から出力が発生して、ラ
ツチ回路５-2の出力制御端子OCに与えられるこ
とによつて、ラツチ回路５-2にラツチされたデー
タが読出されてドライバレシーバ６を経て外部バ
ス１に出力される。シフトレジスタ３４は外部バ
ス１へのデータ出力が終了した時刻に出力Ｑ３を
発生し、これによつてゲート回路３６を経て確認
信号＊ACKがCPUに返送され、さらにシフトレ
ジスタ３４のリセツトによつて出力Ｑ２がオフに
なつてラツチ回路５-2が動作を停止する。
に読出す場合には、CPUは読出し指示信号＊RD
をオンにするとともに、アドレスバス４に所定の
アドレスを出力する。これによつてアドレス一致
回路３１においてアドレスの一致がとれると、ゲ
ート回路３２から出力が発生してシフトレジスタ
３４がセツトされて、出力Ｑ２がオンになるとと
もに信号MEMREQが出力される。メモリタイミ
ング回路７はこれによつてRAM２にタイミング
信号を与えRAMにメモリリードのサイクルを与
える。従つてRAM２から書込まれているデータ
が読出されて内部バス８に出力される。これとと
もにメモリタイミング回路から信号CK２が出力
されて、内部バス８のデータがラツチ回路５-2に
ラツチされ、メモリリードサイクルが終了した後
でもデータは保持される。一方、出力Ｑ２の発生
によつてゲート回路３７から出力が発生して、ラ
ツチ回路５-2の出力制御端子OCに与えられるこ
とによつて、ラツチ回路５-2にラツチされたデー
タが読出されてドライバレシーバ６を経て外部バ
ス１に出力される。シフトレジスタ３４は外部バ
ス１へのデータ出力が終了した時刻に出力Ｑ３を
発生し、これによつてゲート回路３６を経て確認
信号＊ACKがCPUに返送され、さらにシフトレ
ジスタ３４のリセツトによつて出力Ｑ２がオフに
なつてラツチ回路５-2が動作を停止する。
すなわちCPUからのアクセス要求により、バ
スタイミング回路３のメモリアクセス信号
（MEMREQ）によつてメモリタイミング回路７
が起動されるが、メモリタイミング回路７の終了
はバスタイミング回路３とは無関係に行われるた
め、ドライバレシーバ６とRAM２の間にラツチ
回路５−1，５−2を設けて、メモリタイミング回
路７とバスタイミング回路３のタイミング補正を
行うことが必要となる。
スタイミング回路３のメモリアクセス信号
（MEMREQ）によつてメモリタイミング回路７
が起動されるが、メモリタイミング回路７の終了
はバスタイミング回路３とは無関係に行われるた
め、ドライバレシーバ６とRAM２の間にラツチ
回路５−1，５−2を設けて、メモリタイミング回
路７とバスタイミング回路３のタイミング補正を
行うことが必要となる。
このように従来のメモリアクセスタイミング回
路ではRAMをレジスタとしてアクセスするため
には、外部バスにおけるデータ入出力のタイミン
グと、RAMにおける書込み、読出しサイクルの
タイミングとの調整をとるためにラツチ回路とこ
れを制御するための回路を必要とし、回路構成が
複雑化することを避けられなかつた。
路ではRAMをレジスタとしてアクセスするため
には、外部バスにおけるデータ入出力のタイミン
グと、RAMにおける書込み、読出しサイクルの
タイミングとの調整をとるためにラツチ回路とこ
れを制御するための回路を必要とし、回路構成が
複雑化することを避けられなかつた。
発明の目的
本発明はこのような従来技術の問題点を解決し
ようとするものであつて、その目的はRAMをレ
ジスタとしてアクセスする場合において、ラツチ
回路を必要としないメモリアクセスタイミング回
路を提供することにある。
ようとするものであつて、その目的はRAMをレ
ジスタとしてアクセスする場合において、ラツチ
回路を必要としないメモリアクセスタイミング回
路を提供することにある。
発明の実施例
第２図は本発明のメモリアクセスタイミング回
路の一実施例の構成を示すものである。同図にお
いて、第１図におけると同じ部分は同じ番号で示
されており、９はフリツプフロツプ（FF）であ
る。
路の一実施例の構成を示すものである。同図にお
いて、第１図におけると同じ部分は同じ番号で示
されており、９はフリツプフロツプ（FF）であ
る。
第２図において、外部バス１がRAM２をレジ
スタとしてこれにデータを書込む場合には、
CPUが書込み指示信号＊WTをオンにするととも
に、アドレスバス４を経て所定のアドレスを出力
する。アドレス一致回路３１においてアドレスの
一致がとれたとき、ゲート回路３２から出力が発
生しクロツクCKに応じてシフトレジスタ３４が
セツトされる。これによつてシフトレジスタ３４
から信号MEMREQが発生し、メモリタイミング
回路７に与えられる。メモリタイミング回路７は
これによつてRAM２が動作するために必要な各
種タイミング信号を発生し、メモリライトサイク
ルを与える。RAM２はタイミング信号を与えら
れたとき、ドライバレシーバ６を経て内部バス８
に出力されている外部バス１のデータを書込む。
一方、後述するデータ読出しの場合と同様の動作
によつて信号MEMSELが出力され、さらに書込
み終了時刻に信号Ｔが出力されてこれによつて
FF９がセツトされて信号PAUSEによつてメモリ
のライトサイクルが終了せずに待たされる。これ
と同時に信号MEMACKが出力されてゲート回路
３６を経て動作完了を示す確認信号＊ACKが
CPUに対して返送される。CPUは＊ACKが返送
されたのを知り、指示信号＊WTアドレスバスを
OFFし、それによつてMEMREQ、MEMSELが
OFFされる。MEMSELがFFされることによ
り、FF９はリセツト状態となり、信号PAUSEは
OFFされメモリのライトサイクルが終了する。
スタとしてこれにデータを書込む場合には、
CPUが書込み指示信号＊WTをオンにするととも
に、アドレスバス４を経て所定のアドレスを出力
する。アドレス一致回路３１においてアドレスの
一致がとれたとき、ゲート回路３２から出力が発
生しクロツクCKに応じてシフトレジスタ３４が
セツトされる。これによつてシフトレジスタ３４
から信号MEMREQが発生し、メモリタイミング
回路７に与えられる。メモリタイミング回路７は
これによつてRAM２が動作するために必要な各
種タイミング信号を発生し、メモリライトサイク
ルを与える。RAM２はタイミング信号を与えら
れたとき、ドライバレシーバ６を経て内部バス８
に出力されている外部バス１のデータを書込む。
一方、後述するデータ読出しの場合と同様の動作
によつて信号MEMSELが出力され、さらに書込
み終了時刻に信号Ｔが出力されてこれによつて
FF９がセツトされて信号PAUSEによつてメモリ
のライトサイクルが終了せずに待たされる。これ
と同時に信号MEMACKが出力されてゲート回路
３６を経て動作完了を示す確認信号＊ACKが
CPUに対して返送される。CPUは＊ACKが返送
されたのを知り、指示信号＊WTアドレスバスを
OFFし、それによつてMEMREQ、MEMSELが
OFFされる。MEMSELがFFされることによ
り、FF９はリセツト状態となり、信号PAUSEは
OFFされメモリのライトサイクルが終了する。
次にRAM２に書込まれたデータを外部バス１
に読出す場合には、CPUは読出し指示信号＊RD
をオンにするとともに、アドレスバス４に所定の
アドレスを出力する。アドレス一致回路３１にお
いてアドレスの一致がとれると、ゲート回路３２
から出力が発生してシフトレジスタ３４がセツト
されて、信号MEMREQが出力される。メモリタ
イミング回路７はこれによつてRAM２にタイミ
ング信号を出力し、従つてRAM２から書込まれ
ているデータが読出されて内部バス８に出力さ
れ、ドライバレシーバ６を経て外部バス１に出力
される。
に読出す場合には、CPUは読出し指示信号＊RD
をオンにするとともに、アドレスバス４に所定の
アドレスを出力する。アドレス一致回路３１にお
いてアドレスの一致がとれると、ゲート回路３２
から出力が発生してシフトレジスタ３４がセツト
されて、信号MEMREQが出力される。メモリタ
イミング回路７はこれによつてRAM２にタイミ
ング信号を出力し、従つてRAM２から書込まれ
ているデータが読出されて内部バス８に出力さ
れ、ドライバレシーバ６を経て外部バス１に出力
される。
一方、アドレス一致回路３１におけるアドレス
一致によつて信号MEMSELが出力されてFF９
０のリセツトが解除され、メモリタイミング回路
７からRAM２におけるデータの読出しが終了す
る時刻に信号Ｔが出力され、これによつてFF９
がセツトされて信号PAUSEが出力され、メモリ
のリードサイクルが終了せずに待たされる。ま
た、同時に信号MEMACKが出力されて、ゲート
回路３６を経て動作完了を示す確認信号＊ACK
がCPUに対して返送される。前述のデータ書込
みの場合と同様に、CPUは＊ACKの返送によつ
て信号＊RDとアドレスバスをOFFし、それによ
つてMEMREQ、MEMSELがOFFされ、従つて
FF９はリセツト状態となり、信号PAUSEは
OFFされてメモリのリードサイクルが終了する。
一致によつて信号MEMSELが出力されてFF９
０のリセツトが解除され、メモリタイミング回路
７からRAM２におけるデータの読出しが終了す
る時刻に信号Ｔが出力され、これによつてFF９
がセツトされて信号PAUSEが出力され、メモリ
のリードサイクルが終了せずに待たされる。ま
た、同時に信号MEMACKが出力されて、ゲート
回路３６を経て動作完了を示す確認信号＊ACK
がCPUに対して返送される。前述のデータ書込
みの場合と同様に、CPUは＊ACKの返送によつ
て信号＊RDとアドレスバスをOFFし、それによ
つてMEMREQ、MEMSELがOFFされ、従つて
FF９はリセツト状態となり、信号PAUSEは
OFFされてメモリのリードサイクルが終了する。
すなわち本発明では、CPUからのメモリアク
セス要求では、メモリタイミング回路７の終了が
バスのアクセスのときはPAUSE信号により延長
されることで、データバスのラツチが不要とな
る。
セス要求では、メモリタイミング回路７の終了が
バスのアクセスのときはPAUSE信号により延長
されることで、データバスのラツチが不要とな
る。
このように本発明のメモリアクセスタイミング
回路では、RAMをレジスタとしてアクセスする
ために外部バスにおけるデータ入出力のタイミン
グと、RAMにおける書込み、読出しのタイミン
グとの調整を行うためにラツチ回路およびこれを
制御するための回路を必要とせず、回路構成が簡
単化される。
回路では、RAMをレジスタとしてアクセスする
ために外部バスにおけるデータ入出力のタイミン
グと、RAMにおける書込み、読出しのタイミン
グとの調整を行うためにラツチ回路およびこれを
制御するための回路を必要とせず、回路構成が簡
単化される。
発明の効果
以上説明したように本発明のメモリアクセスタ
イミング回路によれば、書込み指示信号に応じて
外部バスのデータを書込むためのタイミング信号
をメモリに対して発生するとともに読出し指示信
号に応じてメモリのデータを外部バスへ読出すた
めのタイミング信号を発生する手段を設けるとと
もに、該手段のタイミング信号に応じてメモリに
おけるデータの書込みまたは読出しの終了を示す
確認信号およびメモリのアクセスサイクルを休止
する信号を出力する手段を設けたので、外部から
メモリをレジスタとしてアクセスする際における
メモリのアクセスタイミングを外部のタイミング
に依存したものとすることができる。従つて外部
バスにおけるデータの入出力タイミングとメモリ
における書込み、読出しのタイミングとの調整を
とるためのラツチ回路およびその制御回路が不要
になり、回路構成が簡単化される。
イミング回路によれば、書込み指示信号に応じて
外部バスのデータを書込むためのタイミング信号
をメモリに対して発生するとともに読出し指示信
号に応じてメモリのデータを外部バスへ読出すた
めのタイミング信号を発生する手段を設けるとと
もに、該手段のタイミング信号に応じてメモリに
おけるデータの書込みまたは読出しの終了を示す
確認信号およびメモリのアクセスサイクルを休止
する信号を出力する手段を設けたので、外部から
メモリをレジスタとしてアクセスする際における
メモリのアクセスタイミングを外部のタイミング
に依存したものとすることができる。従つて外部
バスにおけるデータの入出力タイミングとメモリ
における書込み、読出しのタイミングとの調整を
とるためのラツチ回路およびその制御回路が不要
になり、回路構成が簡単化される。
第１図は従来のメモリアクセスタイミング回路
の構成を示す図、第２図は本発明のメモリアクセ
スタイミング回路の一実施例の構成を示す図であ
る。 １……外部バス、２……読出し書込みメモリ
（RAM）、３……バスタイミング回路、４……ア
ドレスバス、５-1，５-2……ラツチ回路、６……
ドライバレシーバ、７……メモリタイミング回
路、８……内部バス、９……フリツプフロツプ
（FF）、３１……アドレス一致回路、３２……ゲ
ート回路、３３……オア回路、３４……シフトレ
ジスタ、３５，３６，３７……ゲート回路。
の構成を示す図、第２図は本発明のメモリアクセ
スタイミング回路の一実施例の構成を示す図であ
る。 １……外部バス、２……読出し書込みメモリ
（RAM）、３……バスタイミング回路、４……ア
ドレスバス、５-1，５-2……ラツチ回路、６……
ドライバレシーバ、７……メモリタイミング回
路、８……内部バス、９……フリツプフロツプ
（FF）、３１……アドレス一致回路、３２……ゲ
ート回路、３３……オア回路、３４……シフトレ
ジスタ、３５，３６，３７……ゲート回路。
Claims (1)
- １ 外部バスとメモリとの間でデータの書込み読
出しをレジスタとして行う際におけるメモリの書
込み、読出しのタイミングを定めるメモリアクセ
スタイミング回路において、書込み指示信号に応
じて外部バスのデータを書込むためのタイミング
信号をメモリに対して発生するとともに読出し指
示信号に応じてメモリのデータを外部バスへ読出
すためのタイミング信号をメモリに対して発生す
る手段と、該手段のタイミング信号に応じてメモ
リにおけるデータの書込みまたは読出しの終了を
示す確認信号及びメモリのアクセスサイクルを休
止する信号を出力する手段を具えたことを特徴と
するメモリアクセスタイミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114744A JPS607677A (ja) | 1983-06-25 | 1983-06-25 | メモリアクセスタイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114744A JPS607677A (ja) | 1983-06-25 | 1983-06-25 | メモリアクセスタイミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607677A JPS607677A (ja) | 1985-01-16 |
| JPH0118520B2 true JPH0118520B2 (ja) | 1989-04-06 |
Family
ID=14645572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114744A Granted JPS607677A (ja) | 1983-06-25 | 1983-06-25 | メモリアクセスタイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607677A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426221Y2 (ja) * | 1985-01-22 | 1992-06-24 |
-
1983
- 1983-06-25 JP JP58114744A patent/JPS607677A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607677A (ja) | 1985-01-16 |
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