JPS6112294B2 - - Google Patents
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- Publication number
- JPS6112294B2 JPS6112294B2 JP55030153A JP3015380A JPS6112294B2 JP S6112294 B2 JPS6112294 B2 JP S6112294B2 JP 55030153 A JP55030153 A JP 55030153A JP 3015380 A JP3015380 A JP 3015380A JP S6112294 B2 JPS6112294 B2 JP S6112294B2
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- Japan
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- pattern
- test
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- test pattern
- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明は被試験デバイスの機能試験を行うた
めに、より効果的な試験パターンの発生を可能に
した試験パターン発生器に関するものである。
めに、より効果的な試験パターンの発生を可能に
した試験パターン発生器に関するものである。
第１図に従来の機能試験用試験パターン発生器
のパターン発生部の原理的な構成例を示す。この
動作は試験実行前にあらかじめパターンレジスタ
１１には発生する試験パターンの初期値（被演算
数）を、定数レジスタ１２にはパターンレジスタ
１１に対する演算数を、また演算論理回路１３に
対してはパターン発生部を制御する制御部（図示
せず）から端子１４を通じる制御信号により実行
する演算・論理機能をそれぞれ設定する。試験パ
ターンの発生は設定した演算論理回路１３の機能
に従つてパターンレジスタ１１の内容に対し、定
数レジスタ１２の内容との演算・論理を実行する
ことによつて得られ、それが端子１５を通じて被
試験デバイスに対して例えば書き込み情報として
印加され、また必要に応じて期待値情報として利
用される。また同時に演算・論理結果はパターン
レジスタ１１に入り、次の試験パターン周期、即
ち試験サイクルにおけるパターンレジスタ１１の
内容となる。
のパターン発生部の原理的な構成例を示す。この
動作は試験実行前にあらかじめパターンレジスタ
１１には発生する試験パターンの初期値（被演算
数）を、定数レジスタ１２にはパターンレジスタ
１１に対する演算数を、また演算論理回路１３に
対してはパターン発生部を制御する制御部（図示
せず）から端子１４を通じる制御信号により実行
する演算・論理機能をそれぞれ設定する。試験パ
ターンの発生は設定した演算論理回路１３の機能
に従つてパターンレジスタ１１の内容に対し、定
数レジスタ１２の内容との演算・論理を実行する
ことによつて得られ、それが端子１５を通じて被
試験デバイスに対して例えば書き込み情報として
印加され、また必要に応じて期待値情報として利
用される。また同時に演算・論理結果はパターン
レジスタ１１に入り、次の試験パターン周期、即
ち試験サイクルにおけるパターンレジスタ１１の
内容となる。
従来の試験パターン発生器の多くは以上述べた
ような構成・動作により試験パターンの発生を行
つていた。このような従来の試験パターン発生器
は試験パターン発生列、つまり試験パターンシー
ケンスが演算・論理で表現できるような比較的単
純なものに限定され、複雑な試験パターンシーケ
ンス例えば大容量メモリで行われる干渉効果試験
などに用いるような不連続（複雑な）試験パター
ンシーケンスの発生には試験効果の妨げとなるダ
ミーサイクルと呼ばれ、本来の試験パターンシー
ケンス内には不必要な試験パターン情報を含むこ
とになるという問題があつた。つまり複雑な試験
パターンシーケンスを実施するためには、定数レ
ジスタ１２の内容や演算論理回路１３の実行すべ
き演算・論理を途中で変更する必要が生じ、その
変更のために試験サイクルが費いやされ、その試
験サイクルにおいては試験パターンが発生しない
いわゆるダミーサイクルとなる。このダミーサイ
クルが発生するとその間に被試験デバイス内の信
号の状態が変化してしまい、正しい試験を行うこ
とができないことがある。
ような構成・動作により試験パターンの発生を行
つていた。このような従来の試験パターン発生器
は試験パターン発生列、つまり試験パターンシー
ケンスが演算・論理で表現できるような比較的単
純なものに限定され、複雑な試験パターンシーケ
ンス例えば大容量メモリで行われる干渉効果試験
などに用いるような不連続（複雑な）試験パター
ンシーケンスの発生には試験効果の妨げとなるダ
ミーサイクルと呼ばれ、本来の試験パターンシー
ケンス内には不必要な試験パターン情報を含むこ
とになるという問題があつた。つまり複雑な試験
パターンシーケンスを実施するためには、定数レ
ジスタ１２の内容や演算論理回路１３の実行すべ
き演算・論理を途中で変更する必要が生じ、その
変更のために試験サイクルが費いやされ、その試
験サイクルにおいては試験パターンが発生しない
いわゆるダミーサイクルとなる。このダミーサイ
クルが発生するとその間に被試験デバイス内の信
号の状態が変化してしまい、正しい試験を行うこ
とができないことがある。
この発明は従来のこの種の装置の欠点であつた
複雑な試験パターンシーケンスの発生をダミーサ
イクルの発生なしに可能にしたもので、その目的
は試験パターン発生の自由度を向上させることに
ある。
複雑な試験パターンシーケンスの発生をダミーサ
イクルの発生なしに可能にしたもので、その目的
は試験パターン発生の自由度を向上させることに
ある。
この発明によれば基本パターン発生部から論理
処理により試験パターン情報を、例えば従来と同
様な処理により発生し、その発生された試験パタ
ーン情報を反転制御回路にて反転制御信号で制御
して被試験デバイスへ供給する。試験中にパター
ンメモリを読出し、その読出された情報を上記反
転制御信号として上記反転制御回路へ供給する。
パターンメモリに複雑な情報を予め記憶しておく
ことにより、複雑な試験パターンシーケンス発生
が可能となる。
処理により試験パターン情報を、例えば従来と同
様な処理により発生し、その発生された試験パタ
ーン情報を反転制御回路にて反転制御信号で制御
して被試験デバイスへ供給する。試験中にパター
ンメモリを読出し、その読出された情報を上記反
転制御信号として上記反転制御回路へ供給する。
パターンメモリに複雑な情報を予め記憶しておく
ことにより、複雑な試験パターンシーケンス発生
が可能となる。
第２図は被試験デバイスをメモリ回路とした場
合のメモリ回路に書き込まれるデータパターン情
報と、そのデータパターンシーケンスとを示す。
なお図では説明の便宜上メモリ規模を８×８の小
さなものに縮小して示した。同図Ａは従来の試験
パターン発生器でも発生可能な比較的単純な試験
パターンの例、同図Ｂは比較的不連続な試験パタ
ーンの例、同図Ｃはある領域この例ではＹアドレ
ス５番地からは単純な試験パターンが不連続な試
験パターンに変化するような試験パターンの一例
をそれぞれ示す。
合のメモリ回路に書き込まれるデータパターン情
報と、そのデータパターンシーケンスとを示す。
なお図では説明の便宜上メモリ規模を８×８の小
さなものに縮小して示した。同図Ａは従来の試験
パターン発生器でも発生可能な比較的単純な試験
パターンの例、同図Ｂは比較的不連続な試験パタ
ーンの例、同図Ｃはある領域この例ではＹアドレ
ス５番地からは単純な試験パターンが不連続な試
験パターンに変化するような試験パターンの一例
をそれぞれ示す。
第３図はこの発明による試験パターン発生器の
一実施例を示す。この発明において基本パターン
発生部１６と、パターンメモリ１７と、基本パタ
ーン発生部１６の出力をパターンメモリ１７の読
出し出力により信号の反転操作を行う反転制御回
路１８とよりなる。パターンメモリ１７は被試験
デバイスと同じあるいはそれ以上のメモリ容量を
持ち、専用のアドレス信号発生回路からのアドレ
ス情報あるいは被試験メモリに印加されるアドレ
ス情報をアドレス信号としてアクセスされる。基
本パターン発生部１６は論理処理により試験パタ
ーンを発生するものである。
一実施例を示す。この発明において基本パターン
発生部１６と、パターンメモリ１７と、基本パタ
ーン発生部１６の出力をパターンメモリ１７の読
出し出力により信号の反転操作を行う反転制御回
路１８とよりなる。パターンメモリ１７は被試験
デバイスと同じあるいはそれ以上のメモリ容量を
持ち、専用のアドレス信号発生回路からのアドレ
ス情報あるいは被試験メモリに印加されるアドレ
ス情報をアドレス信号としてアクセスされる。基
本パターン発生部１６は論理処理により試験パタ
ーンを発生するものである。
基本パターン発生部１６として第１図に示した
従来の試験パターン発生器と同様構成とした場合
を例として第３図の動作を説明する。あらかじめ
試験実行前に基本パターン発生部１６の各部の設
定とともに、パターンメモリ１７内に被試験パタ
ーンに印加する試験情報を、試験パターンシーケ
ンスあるいは被試験デバイスに印加するアドレス
信号対応に書き込んで置く。この書き込みは端子
１９からアドレス信号を端子２１から書き込み情
報をそれぞれメモリ１７に与えて行う。例えばパ
ターンメモリ１７が被試験デバイスに印加するア
ドレス信号によりアクセスされ、かつ第２図Ｂに
示したような試験パターンを発生させたい場合は
パターンメモリ１７には被試験デバイスのアドレ
ス信号に対応したアドレス位置にそれぞれのデー
タ情報を書き込む。
従来の試験パターン発生器と同様構成とした場合
を例として第３図の動作を説明する。あらかじめ
試験実行前に基本パターン発生部１６の各部の設
定とともに、パターンメモリ１７内に被試験パタ
ーンに印加する試験情報を、試験パターンシーケ
ンスあるいは被試験デバイスに印加するアドレス
信号対応に書き込んで置く。この書き込みは端子
１９からアドレス信号を端子２１から書き込み情
報をそれぞれメモリ１７に与えて行う。例えばパ
ターンメモリ１７が被試験デバイスに印加するア
ドレス信号によりアクセスされ、かつ第２図Ｂに
示したような試験パターンを発生させたい場合は
パターンメモリ１７には被試験デバイスのアドレ
ス信号に対応したアドレス位置にそれぞれのデー
タ情報を書き込む。
試験パターン発生時には基本パターン発生部１
６よりある試験情報を発生するとともに同時にパ
ターンメモリ１７をアクセスし、それによつて得
られた情報によつて反転制御回路１８で基本パタ
ーン発生部１６からの試験情報の反転操作を行
う。これによつて得られた情報を被試験デバイス
に対する試験データパターンとする。例えば第２
図Ｂに示したパターンをパターンメモリ１７に書
き込んでおき、基本パターン発生部１６から常に
“０”を発生すると端子１５には第２図Ｂに示し
た試験パターンシーケンスが得られる。基本パタ
ーン発生部１６から“１”、“０”の組合せのもの
を発生すると端子１５に非常に複雑なパターンが
得られる。
６よりある試験情報を発生するとともに同時にパ
ターンメモリ１７をアクセスし、それによつて得
られた情報によつて反転制御回路１８で基本パタ
ーン発生部１６からの試験情報の反転操作を行
う。これによつて得られた情報を被試験デバイス
に対する試験データパターンとする。例えば第２
図Ｂに示したパターンをパターンメモリ１７に書
き込んでおき、基本パターン発生部１６から常に
“０”を発生すると端子１５には第２図Ｂに示し
た試験パターンシーケンスが得られる。基本パタ
ーン発生部１６から“１”、“０”の組合せのもの
を発生すると端子１５に非常に複雑なパターンが
得られる。
この発明の他の実施例を示す第４図の構成にお
いては基本パターン発生部１６として第３図に示
したような演算・論理によつて試験パターンを発
生する方式ではなく、被試験デバイスに印加する
アドレス信号中のＸアドレスとＹアドレスとをそ
れぞれ端子２２，２３から比較回路２４へ供給し
これらの比較を行い、あるいはＸアドレス、Ｙア
ドレスと専用に設けた定数レジスタ２５の内容間
との論理比較を行い、その結果を試験パターン情
報としてもよい。その比較のタイミングは端子２
６を通じて制御部から制御信号を与えて行われ
る。この発明では本質的に基本パターン発生部１
６の構成には依存しない。またこの実施例につい
ては基本パターン発生部１６の動作が異なるもの
の、その他の動作は第３図に示した実施例と全く
同一である。
いては基本パターン発生部１６として第３図に示
したような演算・論理によつて試験パターンを発
生する方式ではなく、被試験デバイスに印加する
アドレス信号中のＸアドレスとＹアドレスとをそ
れぞれ端子２２，２３から比較回路２４へ供給し
これらの比較を行い、あるいはＸアドレス、Ｙア
ドレスと専用に設けた定数レジスタ２５の内容間
との論理比較を行い、その結果を試験パターン情
報としてもよい。その比較のタイミングは端子２
６を通じて制御部から制御信号を与えて行われ
る。この発明では本質的に基本パターン発生部１
６の構成には依存しない。またこの実施例につい
ては基本パターン発生部１６の動作が異なるもの
の、その他の動作は第３図に示した実施例と全く
同一である。
この発明によりさらに多機能化を図つた実施例
について以下に説明する。第２図Ｃは大容量メモ
リの詳細試験を行う場合に多用する試験パターン
であり、ある特性領域までは比較的連続な試験パ
ターンで、その後は不連続な試験パターンシーケ
ンスに変化する例である。このような試験パター
ンの発生を行う場合、第３図あるいは第４図に示
したような構成・動作によると、発生する試験パ
ターンの全てがパターンメモリ１７の情報に依存
するため試験パターンシーケンス中のパターンメ
モリ情報に依存したくない領域においてもそれな
りの情報の書き込みを必要とする。
について以下に説明する。第２図Ｃは大容量メモ
リの詳細試験を行う場合に多用する試験パターン
であり、ある特性領域までは比較的連続な試験パ
ターンで、その後は不連続な試験パターンシーケ
ンスに変化する例である。このような試験パター
ンの発生を行う場合、第３図あるいは第４図に示
したような構成・動作によると、発生する試験パ
ターンの全てがパターンメモリ１７の情報に依存
するため試験パターンシーケンス中のパターンメ
モリ情報に依存したくない領域においてもそれな
りの情報の書き込みを必要とする。
これに対して第５図に示した実施例では一つの
試験パターンシーケンス中の比較的単純な試験パ
ターンの発生時にはパターンメモリ１７からの情
報を無効にし複雑な試験パターンの発生時にのみ
パターンメモリ１７からの情報を有効にする。こ
のパターンメモリ１７からのデータを有効にする
か無効にするかの切換えはパターンメモリ１７の
出力側と反転制御回路１８との間にゲート回路２
７を挿入し、そのゲート回路２７に対するゲート
信号は試験パターン発生器全体を制御する制御部
より試験パターンシーケンス中の実時間で発生さ
れる信号を端子２８を通じて与えて行う。しかし
必ずしもそれに限らない。
試験パターンシーケンス中の比較的単純な試験パ
ターンの発生時にはパターンメモリ１７からの情
報を無効にし複雑な試験パターンの発生時にのみ
パターンメモリ１７からの情報を有効にする。こ
のパターンメモリ１７からのデータを有効にする
か無効にするかの切換えはパターンメモリ１７の
出力側と反転制御回路１８との間にゲート回路２
７を挿入し、そのゲート回路２７に対するゲート
信号は試験パターン発生器全体を制御する制御部
より試験パターンシーケンス中の実時間で発生さ
れる信号を端子２８を通じて与えて行う。しかし
必ずしもそれに限らない。
この方式によればパターンメモリ１７内には複
雑な試験パターンの発生を行う領域のみにあらか
じめ反転データの書き込みを行つておき、その他
の領域については何の設定も行わないのでパター
ンメモリ１７に対するデータ書き込みの簡略化が
図れる。
雑な試験パターンの発生を行う領域のみにあらか
じめ反転データの書き込みを行つておき、その他
の領域については何の設定も行わないのでパター
ンメモリ１７に対するデータ書き込みの簡略化が
図れる。
以上説明したように従来の試験パターン発生器
により発生される試験パターンはその構成から大
容量メモリの干渉効果試験に用いるような不連続
試験パターンシーケンスの発生が困難で、またダ
ミーサイクルが入るという問題があつた。
により発生される試験パターンはその構成から大
容量メモリの干渉効果試験に用いるような不連続
試験パターンシーケンスの発生が困難で、またダ
ミーサイクルが入るという問題があつた。
これに対してこの発明の試験パターン発生器は
従来のような連続的な試験パターンの発生を特徴
とする試験パターン発生器により発生したパター
ン情報を、不連続な情報発生が可能なパターンメ
モリ１７の出力情報で修飾することによつて試験
パターンを発生するもので単純なものから複雑な
ものまでの幅広い試験パターンの発生がダミーサ
イクルなしに可能であるとともにそれが比較的簡
単な構成によつて実現できるという利点がある。
一般に基本パターン発生部１６から複数ビツトが
並列に出力されるが、それをパターンメモリ１７
の１ビツトの出力により同時に反転又は非反転の
制御を行うことができる。
従来のような連続的な試験パターンの発生を特徴
とする試験パターン発生器により発生したパター
ン情報を、不連続な情報発生が可能なパターンメ
モリ１７の出力情報で修飾することによつて試験
パターンを発生するもので単純なものから複雑な
ものまでの幅広い試験パターンの発生がダミーサ
イクルなしに可能であるとともにそれが比較的簡
単な構成によつて実現できるという利点がある。
一般に基本パターン発生部１６から複数ビツトが
並列に出力されるが、それをパターンメモリ１７
の１ビツトの出力により同時に反転又は非反転の
制御を行うことができる。
第１図は従来の試験パターン発生器の一構成を
示すブロツク図、第２図は被試験デバイスとして
メモリ回路を想定した場合のそのメモリ回路内へ
書き込まれる試験パターンとその試験パターンシ
ーケンスとの各種例を示す図、第３図はこの発明
による試験パターン発生器の一実施例を示すブロ
ツク図、第４図及び第５図はそれぞれこの発明に
よる試験パターン発生器の他の実施例を示すブロ
ツク図である。 １１：パターンレジスタ、１２：定数レジス
タ、１３：演算論理回路、１５：試験パターン出
力端子、１６：基本パターン発生部、１７：パタ
ーンメモリ、１８：反転制御部、１９：アドレス
信号入力端子、２１：書き込み情報入力端子、２
２：Ｘアドレス入力端子、２３：Ｙアドレス入力
端子、２４：比較回路、２７：ゲート回路。
示すブロツク図、第２図は被試験デバイスとして
メモリ回路を想定した場合のそのメモリ回路内へ
書き込まれる試験パターンとその試験パターンシ
ーケンスとの各種例を示す図、第３図はこの発明
による試験パターン発生器の一実施例を示すブロ
ツク図、第４図及び第５図はそれぞれこの発明に
よる試験パターン発生器の他の実施例を示すブロ
ツク図である。 １１：パターンレジスタ、１２：定数レジス
タ、１３：演算論理回路、１５：試験パターン出
力端子、１６：基本パターン発生部、１７：パタ
ーンメモリ、１８：反転制御部、１９：アドレス
信号入力端子、２１：書き込み情報入力端子、２
２：Ｘアドレス入力端子、２３：Ｙアドレス入力
端子、２４：比較回路、２７：ゲート回路。
Claims (1)
- １ 論理処理により試験パターン情報を発生する
基本パターン発生部と、その基本パターン発生部
により発生された情報に対して反転動作を行いそ
の出力情報を被試験デバイスに対する試験パター
ン情報とする反転制御回路と、試験実行中に読出
され、その読出された情報を反転制御情報として
上記反転制御回路に送出する被試験デバイスと同
じあるいはそれ以上の容量を持つパターンメモリ
とを具備する試験用試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015380A JPS56127253A (en) | 1980-03-10 | 1980-03-10 | Test pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015380A JPS56127253A (en) | 1980-03-10 | 1980-03-10 | Test pattern generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56127253A JPS56127253A (en) | 1981-10-05 |
| JPS6112294B2 true JPS6112294B2 (ja) | 1986-04-07 |
Family
ID=12295802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015380A Granted JPS56127253A (en) | 1980-03-10 | 1980-03-10 | Test pattern generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56127253A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112004001124T5 (de) | 2003-06-19 | 2006-10-26 | Advantest Corp. | Prüfvorrichtung |
-
1980
- 1980-03-10 JP JP3015380A patent/JPS56127253A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56127253A (en) | 1981-10-05 |
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