JPH01185521A - 表示装置用基板 - Google Patents
表示装置用基板Info
- Publication number
- JPH01185521A JPH01185521A JP63007400A JP740088A JPH01185521A JP H01185521 A JPH01185521 A JP H01185521A JP 63007400 A JP63007400 A JP 63007400A JP 740088 A JP740088 A JP 740088A JP H01185521 A JPH01185521 A JP H01185521A
- Authority
- JP
- Japan
- Prior art keywords
- address
- pattern
- semiconductor thin
- display device
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、アクティブマトリックス型表示装置用基板に
関する。
関する。
（従来の技術）
近年、非晶質シリコン（ａ−３ｉ）膜を用いた薄膜トラ
ンジスタ（以下ＴＰＴと略称）をスイッチング素子とし
て構成されるアクティブマトリックス型液晶表示装置が
注目されている。これは、安価なガラス基板が利用でき
ることにより、大面積、高精則、高画質且つ安価なパネ
ルデイスプレィが実現できる可能性があるからである。
ンジスタ（以下ＴＰＴと略称）をスイッチング素子とし
て構成されるアクティブマトリックス型液晶表示装置が
注目されている。これは、安価なガラス基板が利用でき
ることにより、大面積、高精則、高画質且つ安価なパネ
ルデイスプレィが実現できる可能性があるからである。
従来、このような表示装置駆動用のＴＰＴとじては、第
３図に示すような逆スタツガ型のものが用いられている
。すなわち、ガラス基板１１の上にアドレス線及びゲー
トとなるパターン１２を形成し、ゲート絶縁膜１３．
ａ−３ｉ層１４． ｎ”ａ−３ｉ層１５を堆積し、ａ−
３ｉ層の島を形成する０次に、画素電極１６を形成した
後にソース・ドレイン電極及びデータ線１７を形成する
。このようなスタッガ型のＴＦＴを用いた表示装置用基
板では、Ｂ−８’ 、 Ｃ−Ｃ’部の段差部におけるア
ドレス線１２とデータ線１７とのショートを防ぐために
アドレス線金属層１２の層厚を厚くできない。ゲート絶
縁膜１３のカバレッジを良くするためには、アドレス線
１２の膜厚の約２倍以上の厚みが必要なためである。
３図に示すような逆スタツガ型のものが用いられている
。すなわち、ガラス基板１１の上にアドレス線及びゲー
トとなるパターン１２を形成し、ゲート絶縁膜１３．
ａ−３ｉ層１４． ｎ”ａ−３ｉ層１５を堆積し、ａ−
３ｉ層の島を形成する０次に、画素電極１６を形成した
後にソース・ドレイン電極及びデータ線１７を形成する
。このようなスタッガ型のＴＦＴを用いた表示装置用基
板では、Ｂ−８’ 、 Ｃ−Ｃ’部の段差部におけるア
ドレス線１２とデータ線１７とのショートを防ぐために
アドレス線金属層１２の層厚を厚くできない。ゲート絶
縁膜１３のカバレッジを良くするためには、アドレス線
１２の膜厚の約２倍以上の厚みが必要なためである。
アドレスラインの抵抗を下げるためには、第４図に示す
ようにアドレスライン上の絶縁膜１３にコンタクトホー
ル１８□、１８３を開口してその上に金属層１９を積層
することが知られている。しかし、コンタクトホール１
８を１０〜２０μｍ程度の細いアドレスライン上に開口
するには高いパターン精度と合わせ精度が必要であり、
パターニングプロセスが１回必要となる。特に、大画面
、高精細になった場合には、ガラス基板の変形のために
、このような精度を確保することは困難である。このた
め、製造コストの増加が避けられない。
ようにアドレスライン上の絶縁膜１３にコンタクトホー
ル１８□、１８３を開口してその上に金属層１９を積層
することが知られている。しかし、コンタクトホール１
８を１０〜２０μｍ程度の細いアドレスライン上に開口
するには高いパターン精度と合わせ精度が必要であり、
パターニングプロセスが１回必要となる。特に、大画面
、高精細になった場合には、ガラス基板の変形のために
、このような精度を確保することは困難である。このた
め、製造コストの増加が避けられない。
（発明が解決しようとする課題）
以上のように、従来のアクティブマトリックス型デイス
プレィで、大画面、高精細デイスプレィを実現しようと
した場合、ガラス基板の変形によるマスク合わせが困難
になり、又、アドレスライン上のコンタクトホール開口
のためのマスクのコストの増大が避けられない。本発明
はこのようなで提供することを目的としている。
プレィで、大画面、高精細デイスプレィを実現しようと
した場合、ガラス基板の変形によるマスク合わせが困難
になり、又、アドレスライン上のコンタクトホール開口
のためのマスクのコストの増大が避けられない。本発明
はこのようなで提供することを目的としている。
（作 用）
第３図より明らかなように、アドレス、データ線間のシ
ョートを防ぐための絶縁膜１３は、Ｂ−８’のＴＦＴ部
、ｃ−ｃ’の交差部にあれば良く、他の部分にはなくて
も問題は生じない。このため、ゲート絶縁膜１３をａ−
５ｉ １４の下のみに残し他の部分を除去しても良い。
ョートを防ぐための絶縁膜１３は、Ｂ−８’のＴＦＴ部
、ｃ−ｃ’の交差部にあれば良く、他の部分にはなくて
も問題は生じない。このため、ゲート絶縁膜１３をａ−
５ｉ １４の下のみに残し他の部分を除去しても良い。
このためには、ａ−５ｉの島１４と同一のパターンで絶
縁膜１３をエツチングすれば良い。
縁膜１３をエツチングすれば良い。
上に述べたように、Ｂ−８’、 Ｃ−Ｃ’のようなａ−
３ｉの島の部分だけ絶縁膜を残すことにより、アドレス
、データ間のショートは発生しない、その他の部分の絶
縁膜を除去することにより、高い合わせ精度。
３ｉの島の部分だけ絶縁膜を残すことにより、アドレス
、データ間のショートは発生しない、その他の部分の絶
縁膜を除去することにより、高い合わせ精度。
パターニング精度を全く必要とせずに、アドレスライン
と他の積層金属をコンタクトできる。又、コンタクトホ
ール用のマスクは必要としないために、パターニングプ
ロセスを１回少なくすることができる。このように、本
発明によれば、コストを下げて提供することを目的とす
る。
と他の積層金属をコンタクトできる。又、コンタクトホ
ール用のマスクは必要としないために、パターニングプ
ロセスを１回少なくすることができる。このように、本
発明によれば、コストを下げて提供することを目的とす
る。
（課題を解決するための手段）
この発明にかかる表示装置用基板は、絶縁性基板上に形
成された複数のアドレス配線と、このアドレス配線、ま
たはその延長上に第１の絶縁膜を介して形成され前記ア
ドレス線をゲート配線として動作するトランジスタ領域
となる複数の半導体薄膜島状パターンと、前記アドレス
線に第２の島状絶縁膜を介して交差する複数のデータ配
線と、前記半導体薄膜島状パターン近傍の絶縁性基板上
に形成される複数の画素電極パターンと、前記半導体薄
膜島状パターンの一方側の端部上に形成され前記データ
配線に接続されるソース（ドレイン）電極と、前記半導
体薄膜島状パターンの他方側の端部上に形成され前記画
素電極パターンに接続されたドレイン（ソース）電極と
電極パターンで構成されたアクティブマトリックス型の
表示装置用基板において前記第１の絶縁膜が半導体薄膜
島状パターンと同一パターンにより形成され、かつ、前
記第１と第２の絶縁膜を除く前記アドレス配線および前
記データ線の少なくとも一方の露出部分に積層して形成
された導電膜を具備したことを特徴とするものである。
成された複数のアドレス配線と、このアドレス配線、ま
たはその延長上に第１の絶縁膜を介して形成され前記ア
ドレス線をゲート配線として動作するトランジスタ領域
となる複数の半導体薄膜島状パターンと、前記アドレス
線に第２の島状絶縁膜を介して交差する複数のデータ配
線と、前記半導体薄膜島状パターン近傍の絶縁性基板上
に形成される複数の画素電極パターンと、前記半導体薄
膜島状パターンの一方側の端部上に形成され前記データ
配線に接続されるソース（ドレイン）電極と、前記半導
体薄膜島状パターンの他方側の端部上に形成され前記画
素電極パターンに接続されたドレイン（ソース）電極と
電極パターンで構成されたアクティブマトリックス型の
表示装置用基板において前記第１の絶縁膜が半導体薄膜
島状パターンと同一パターンにより形成され、かつ、前
記第１と第２の絶縁膜を除く前記アドレス配線および前
記データ線の少なくとも一方の露出部分に積層して形成
された導電膜を具備したことを特徴とするものである。
また、導電膜がデータ配線導電膜で形成されていること
、さらに、半導体薄膜がアモルファスシリコンであるこ
とを特徴とする。本発明によれば、低コストで低いアド
レスライン抵抗を実現できる。
、さらに、半導体薄膜がアモルファスシリコンであるこ
とを特徴とする。本発明によれば、低コストで低いアド
レスライン抵抗を実現できる。
（実施例）
以下、この発明の実施例につき図面を参照して説明する
。
。
第１図に一実施例の表示装置用基板を示す。第１図にお
いて、１はガラス基板で、この上面にスパッタリング法
により厚さ２０００人のＴａ層２を堆積し、アドレスラ
インおよびゲートをパターニングする。次に、プラズマ
ＣＶＤ （化学気相堆積）法により、厚さ３０００人の
ＳｉＮｘ ３ 、厚さ２５００人のａ−３ｉ層４゜厚さ
３００人のｎ”ａ−３ｉ層５を連続して堆積し、ＴＦＴ
部および交差部の島をパターニングし、ケミカルドライ
エツチング（以下ＣＤＥ）によりエツチングする。次に
、厚さ１５００人のＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０
ｘｉｄｅ）表示電極６をスパッタリングにより堆積し、
画素電極を形成する。次に、Ｍｏ／ＡΩ層をスパッタリ
ングにより堆積させ、ソース、ドレイン、データライン
１７およびアドレスライン２の積層部を形成する。さら
に、チャネル部のｎ”ａ−３ｉ層５にＣＤＨによりエツ
チングを施して表示用基板が完成する。
いて、１はガラス基板で、この上面にスパッタリング法
により厚さ２０００人のＴａ層２を堆積し、アドレスラ
インおよびゲートをパターニングする。次に、プラズマ
ＣＶＤ （化学気相堆積）法により、厚さ３０００人の
ＳｉＮｘ ３ 、厚さ２５００人のａ−３ｉ層４゜厚さ
３００人のｎ”ａ−３ｉ層５を連続して堆積し、ＴＦＴ
部および交差部の島をパターニングし、ケミカルドライ
エツチング（以下ＣＤＥ）によりエツチングする。次に
、厚さ１５００人のＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０
ｘｉｄｅ）表示電極６をスパッタリングにより堆積し、
画素電極を形成する。次に、Ｍｏ／ＡΩ層をスパッタリ
ングにより堆積させ、ソース、ドレイン、データライン
１７およびアドレスライン２の積層部を形成する。さら
に、チャネル部のｎ”ａ−３ｉ層５にＣＤＨによりエツ
チングを施して表示用基板が完成する。
取上の如くして得られた対角１０インチ（１９２Ｘ１４
４ｍｍ）の液晶デイスプレィのアドレスライン抵抗は１
３．５にΩで、従来の６７、２にΩに比し顕著な低減を
みた。
４ｍｍ）の液晶デイスプレィのアドレスライン抵抗は１
３．５にΩで、従来の６７、２にΩに比し顕著な低減を
みた。
次に、第２図に本発明の別の実施例を示す。第２図にお
いて、ゲート絶縁膜３は、ＳｉＮｘ層３□とＳｉＯｘ層
３□を積層させて形成されている。また、アドレスライ
ンの抵抗をさらに下げるように交差部において、データ
ラインを１層目のＴａ層２とし、アドレスラインは２層
目の１２層７として形成している。
いて、ゲート絶縁膜３は、ＳｉＮｘ層３□とＳｉＯｘ層
３□を積層させて形成されている。また、アドレスライ
ンの抵抗をさらに下げるように交差部において、データ
ラインを１層目のＴａ層２とし、アドレスラインは２層
目の１２層７として形成している。
取上の如くすることによって、アドレスラインの抵抗は
４００Ωが得られ、従来の６７．２にΩに比し顕著な低
減である。
４００Ωが得られ、従来の６７．２にΩに比し顕著な低
減である。
なお、ゲート絶縁膜としては、ＳｉＯｘ、 ＳｉＮｘに
限らず、ＴａＯｘやＡＱ、 ０３でも適する。また、半
導体としてはａ−３ｉに限らずポリシリコンでもよい。
限らず、ＴａＯｘやＡＱ、 ０３でも適する。また、半
導体としてはａ−３ｉに限らずポリシリコンでもよい。
取上の如く、本発明によれば、コンタクトホールを設け
る従来の技術に比し高価で位置合わせの難かしいコンタ
クトホール用マスクが不要で、かつアドレスライン抵抗
を下げることができる。すなわち、コストを下げてデイ
スプレィの表示特性を向上させることができる顕著な利
点がある。
る従来の技術に比し高価で位置合わせの難かしいコンタ
クトホール用マスクが不要で、かつアドレスライン抵抗
を下げることができる。すなわち、コストを下げてデイ
スプレィの表示特性を向上させることができる顕著な利
点がある。
第１図は本発明の一実施例のアクティブマトリックス表
示装置基板を示すａは平面図、ｂはａのＡ−Ａ線断面図
、ＣはａのＢ−Ｂ線断面図、ｄはａのＣ−Ｃ線断面図、
第２図は別の実施例のアクティブマトリックス表示装置
基板を示すａは平面図、ｂはａのＡ−Ａ線断面図、Ｃは
ａのＢ−Ｂ線断面図、ｄはａのＣ−Ｃ線断面図、第３図
は従来例のアクティブマトリックス表示装置基板を示す
ａは平面図、ｂはａのＡ−Ａ線断面図、ＣはａのＢ−Ｂ
線断面図、ｄはａのＣ−Ｃ線断面図、第４図は別の従来
例のアクティブマトリックス表示装置基板を示すａは平
面図、ｂはａのＡ−Ａ線断面図、ＣはａのＢ−Ｂ線断面
図、ｄはａのＣ−Ｃ線断面図である。 １、−−−−−−−−ガラス基板 ２、−−−−一−−−アドレス配、Ｗ（１層目金属）３
、−−−−−−−−ゲート絶縁膜 ４、−−−−−−−−ａ−５ｉ層 ５−一−−−−−−ｎ”ａ−５ｉ層 ６−−−−−−−−ＩＴＯ表示電極
示装置基板を示すａは平面図、ｂはａのＡ−Ａ線断面図
、ＣはａのＢ−Ｂ線断面図、ｄはａのＣ−Ｃ線断面図、
第２図は別の実施例のアクティブマトリックス表示装置
基板を示すａは平面図、ｂはａのＡ−Ａ線断面図、Ｃは
ａのＢ−Ｂ線断面図、ｄはａのＣ−Ｃ線断面図、第３図
は従来例のアクティブマトリックス表示装置基板を示す
ａは平面図、ｂはａのＡ−Ａ線断面図、ＣはａのＢ−Ｂ
線断面図、ｄはａのＣ−Ｃ線断面図、第４図は別の従来
例のアクティブマトリックス表示装置基板を示すａは平
面図、ｂはａのＡ−Ａ線断面図、ＣはａのＢ−Ｂ線断面
図、ｄはａのＣ−Ｃ線断面図である。 １、−−−−−−−−ガラス基板 ２、−−−−一−−−アドレス配、Ｗ（１層目金属）３
、−−−−−−−−ゲート絶縁膜 ４、−−−−−−−−ａ−５ｉ層 ５−一−−−−−−ｎ”ａ−５ｉ層 ６−−−−−−−−ＩＴＯ表示電極
Claims (2)
- （１）絶縁性基板上に形成された複数のアドレス配線と
、このアドレス配線、またはその延長上に第１の絶縁膜
を介して形成され前記アドレス線をゲート配線として動
作するトランジスタ領域となる複数の半導体薄膜島状パ
ターンと、前記アドレス線に第２の島状絶縁膜を介して
交差する複数のデータ配線と、前記半導体薄膜島状パタ
ーン近傍の絶縁性基板上に形成される複数の画素電極パ
ターンと、前記半導体薄膜島状パターンの一方側の端部
上に形成され前記データ配線に接続されるソース（ドレ
イン）電極と、前記半導体薄膜島状パターンの他方側の
端部上に形成され前記画素電極パターンに接続されたド
レイン（ソース）電極と電極パターンで構成されたアク
ティブマトリックス型の表示装置用基板において前記第
１の絶縁膜が半導体薄膜島状パターンと同一パターンに
より形成され、かつ、前記第１と第２の絶縁膜を除く前
記アドレス配線および前記データ線の少なくとも一方の
露出部分に積層して形成された導電膜を具備したことを
特徴とする表示装置用基板。 - （２）導電膜がデータ配線導電膜で形成されていること
を特徴とする請求項１の表示装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007400A JPH01185521A (ja) | 1988-01-19 | 1988-01-19 | 表示装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007400A JPH01185521A (ja) | 1988-01-19 | 1988-01-19 | 表示装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185521A true JPH01185521A (ja) | 1989-07-25 |
Family
ID=11664839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007400A Pending JPH01185521A (ja) | 1988-01-19 | 1988-01-19 | 表示装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185521A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078365A (en) * | 1996-01-25 | 2000-06-20 | Kabushiki Kaisha Toshiba | Active matrix liquid crystal panel having an active layer and an intervening layer formed of a common semiconductor film |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| JP2011176008A (ja) * | 2010-02-23 | 2011-09-08 | Sony Corp | 薄膜トランジスタ構造体およびその製造方法、ならびに電子機器 |
-
1988
- 1988-01-19 JP JP63007400A patent/JPH01185521A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US7423290B2 (en) | 1990-11-26 | 2008-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US6078365A (en) * | 1996-01-25 | 2000-06-20 | Kabushiki Kaisha Toshiba | Active matrix liquid crystal panel having an active layer and an intervening layer formed of a common semiconductor film |
| JP2011176008A (ja) * | 2010-02-23 | 2011-09-08 | Sony Corp | 薄膜トランジスタ構造体およびその製造方法、ならびに電子機器 |
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