JPH0244318A - 表示装置 - Google Patents
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- JPH0244318A JPH0244318A JP63194519A JP19451988A JPH0244318A JP H0244318 A JPH0244318 A JP H0244318A JP 63194519 A JP63194519 A JP 63194519A JP 19451988 A JP19451988 A JP 19451988A JP H0244318 A JPH0244318 A JP H0244318A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はアクティブマトリックス型表示装置に関する。
（従来の技術）
近年、非晶質シリコン膜（以下ａ−８ｉ膜と略称）を用
いた薄膜トランジスタ（以下ＴＰＴと略称）をスイッチ
ング素子として用いたアクティブマトリックス型液晶表
示装置が注目されている。これは、廉価なガラス基板が
利用できるために、大面積。
いた薄膜トランジスタ（以下ＴＰＴと略称）をスイッチ
ング素子として用いたアクティブマトリックス型液晶表
示装置が注目されている。これは、廉価なガラス基板が
利用できるために、大面積。
高精細、高画質、廉価等が達成できる可能性があるから
である。
である。
第３図にＴＦＴアレイを用いたデイスプレィの等何回路
を示す。この第３図において、３１（３Ｌ。
を示す。この第３図において、３１（３Ｌ。
３１□、・・・３１ｏ）ｉｄ行方向の’ｒＦＴ ３３の
ゲート電極を共通にドライブするアドレスライン、３２
（３２＋。
ゲート電極を共通にドライブするアドレスライン、３２
（３２＋。
３２□、・・・３２ｒｌ）はデイスプレィ信号を列方向
のＴＦｖｒ ３３のソースに送るデータラインである。
のＴＦｖｒ ３３のソースに送るデータラインである。
ＴＦＴ ３３はアドレスライン３１とデータライン３２
の各クロスポイントに対応した画素毎に用いられ、各ド
レイン電極は表示素子３５と共にキャパ／り３４にも接
続されている。表示素子３５は例えば液晶やエレクトロ
ルミネッセンス素子である。具体的に液晶デイスプレィ
パネルを例にとると、アドレスライン３１、データライ
ン３２、トランジスタ３３およびキャパシタ３４を集積
形成した駆動回路基板と、これに対向する透明電極を全
面に形成した基板との間に液晶層を挟持することにより
構成される。このようなデイスプレィパネルはアドレス
ライン毎にデータを書き込む線順次方式で駆動され、表
示素子３５をデユーティ比はぼ１００チで駆動できる利
点がある。なお、上記構成でキャパシタ３４は付けられ
ないこともある。
の各クロスポイントに対応した画素毎に用いられ、各ド
レイン電極は表示素子３５と共にキャパ／り３４にも接
続されている。表示素子３５は例えば液晶やエレクトロ
ルミネッセンス素子である。具体的に液晶デイスプレィ
パネルを例にとると、アドレスライン３１、データライ
ン３２、トランジスタ３３およびキャパシタ３４を集積
形成した駆動回路基板と、これに対向する透明電極を全
面に形成した基板との間に液晶層を挟持することにより
構成される。このようなデイスプレィパネルはアドレス
ライン毎にデータを書き込む線順次方式で駆動され、表
示素子３５をデユーティ比はぼ１００チで駆動できる利
点がある。なお、上記構成でキャパシタ３４は付けられ
ないこともある。
次に、第４図にこの種のデイスプレィの具体的な構造を
示す。第４図において、ガラス基板４１の上にアドレス
線及びゲートとなる配線ノ２ターフ４２を形成し、ゲー
ト絶縁膜４３、ａ−８ｉ４４を堆積し、ａ−８ｉの島を
形成する。表示電極４５を形成した後にソース４６１、
ドレイン電極４６２、データ線となる配線を形成する。
示す。第４図において、ガラス基板４１の上にアドレス
線及びゲートとなる配線ノ２ターフ４２を形成し、ゲー
ト絶縁膜４３、ａ−８ｉ４４を堆積し、ａ−８ｉの島を
形成する。表示電極４５を形成した後にソース４６１、
ドレイン電極４６２、データ線となる配線を形成する。
この種のデイスプレィを大面積、高精細化すると、コス
トの増加、配線抵抗の増化及び開口率の減少の問題が生
じ製造が困難になる。コストを減少させるためには、製
作プロセスの減少、特にマスクプロセスの減少が効果的
である。例えばＴＦ′Ｉ′のソース、ドレイン及び表示
用透明電極を同一のＩＴＯで製造することが行なわれて
いる（ ＪａｐａｎＤｉｓｐｌａｙ ８６ 、 ＰＤ−
３）。このように７−ス（画素電極側）を透明電極にす
ることは開口率を増大させるのに効果的である。しかし
、ＩＴＯは抵抗率が数ｍΩ釧と金属の１０〜１００αよ
り１桁以上大きい。このため対角１０インチの表示装置
では巾２０μｍ、２ｍ、Ｑｍ、厚さ２０００Ａ、長さ２
０薗の配線では配線抵抗がＩＭΩと大きいためパルスの
伝播遅延が４ｍ５ｅｃ と大きくこれは書き込み時間３
０μ冠に比較して非常に大きく駆動が不可能である。
トの増加、配線抵抗の増化及び開口率の減少の問題が生
じ製造が困難になる。コストを減少させるためには、製
作プロセスの減少、特にマスクプロセスの減少が効果的
である。例えばＴＦ′Ｉ′のソース、ドレイン及び表示
用透明電極を同一のＩＴＯで製造することが行なわれて
いる（ ＪａｐａｎＤｉｓｐｌａｙ ８６ 、 ＰＤ−
３）。このように７−ス（画素電極側）を透明電極にす
ることは開口率を増大させるのに効果的である。しかし
、ＩＴＯは抵抗率が数ｍΩ釧と金属の１０〜１００αよ
り１桁以上大きい。このため対角１０インチの表示装置
では巾２０μｍ、２ｍ、Ｑｍ、厚さ２０００Ａ、長さ２
０薗の配線では配線抵抗がＩＭΩと大きいためパルスの
伝播遅延が４ｍ５ｅｃ と大きくこれは書き込み時間３
０μ冠に比較して非常に大きく駆動が不可能である。
（本発明が解決しようとする課題）
上述のごとく、従来の逆スタツガ型のＴＰＴを用いた表
示装置用基板では、コストの増加、配線抵抗の増加及び
開口率の減少の問題を同時に解決することは困難であっ
た。本発明は上記の問題を同時に解決することを目的と
する。
示装置用基板では、コストの増加、配線抵抗の増加及び
開口率の減少の問題を同時に解決することは困難であっ
た。本発明は上記の問題を同時に解決することを目的と
する。
（課題を解決するための手段）
本発明は、絶縁性基板上に形成された複数のアドレス配
線と、このアドレス配線に絶縁的に交差部を形成する複
数のデータ線と、これら交差部近傍に配置された画素電
極と、前記交差部に隣接して配置されており、前記アド
レス線に電気的接続きれたゲート、前記データ線に電気
的接続されたドレイン、前記画素電極に電気的接続され
たソースとからなる薄膜トランジスタとを具備した表示
装置において、前記データ線及びドレインは透明導体と
その上に積層された金属層により形成され、前記画素電
極及びソースが透明導体により形成されていることを特
徴とする表示装置である。
線と、このアドレス配線に絶縁的に交差部を形成する複
数のデータ線と、これら交差部近傍に配置された画素電
極と、前記交差部に隣接して配置されており、前記アド
レス線に電気的接続きれたゲート、前記データ線に電気
的接続されたドレイン、前記画素電極に電気的接続され
たソースとからなる薄膜トランジスタとを具備した表示
装置において、前記データ線及びドレインは透明導体と
その上に積層された金属層により形成され、前記画素電
極及びソースが透明導体により形成されていることを特
徴とする表示装置である。
（作用）
本発明は、データ線及びＴＰＴのドレインを透明導体と
その上に積層された金属層により形成し、画素電極及び
ＴＦ′Ｔのソースを透明導体により形成し、開口率を減
少させずにデータラインの配線抵抗を減少させることが
できる。すなわち、信号の伝播に関係するデータ線及び
ドレイ／は透明導体上に金属（好ましくは低抵抗金属）
層が積層されているため、データライン抵抗が低く、表
示作用のある画素電極及びソース電極を透明導体のみで
形成するため、ソースの部分まで表示電極として開口率
を上けることができる。
その上に積層された金属層により形成し、画素電極及び
ＴＦ′Ｔのソースを透明導体により形成し、開口率を減
少させずにデータラインの配線抵抗を減少させることが
できる。すなわち、信号の伝播に関係するデータ線及び
ドレイ／は透明導体上に金属（好ましくは低抵抗金属）
層が積層されているため、データライン抵抗が低く、表
示作用のある画素電極及びソース電極を透明導体のみで
形成するため、ソースの部分まで表示電極として開口率
を上けることができる。
また、本発明ではデータ線及びドレインの金属層をメッ
キ法により形成すれば、製造プロセスを簡素化すること
ができる。
キ法により形成すれば、製造プロセスを簡素化すること
ができる。
（実施例）
以下、本発明の第１の実施例を第１図を用いて説明する
。ガラス基板１工の上にＴａ１２を２０００＾スパツタ
し、ＣＦ４と０２を用いたプラズマエツチングによりテ
ーバエツチングを行ないゲート電極をパターン形成した
。次に、プラズマＣ’ Ｖ Ｄ法により５ｉＯｘ１３を
２ｏｏｏＸ、アンド−プロ−８ｉ１４を３０００ＡＸ
ｎ ａ−８ｉ１５ を５０ＯＡ堆積した。Ｍ） １５
を５０ＯＡ堆積した後にパターニングしてａ−８ｉ
の島を形成した。次にコンタクトホールを開口した後に
、ＩＴＯ膜１６を２００ＯＡ。
。ガラス基板１工の上にＴａ１２を２０００＾スパツタ
し、ＣＦ４と０２を用いたプラズマエツチングによりテ
ーバエツチングを行ないゲート電極をパターン形成した
。次に、プラズマＣ’ Ｖ Ｄ法により５ｉＯｘ１３を
２ｏｏｏＸ、アンド−プロ−８ｉ１４を３０００ＡＸ
ｎ ａ−８ｉ１５ を５０ＯＡ堆積した。Ｍ） １５
を５０ＯＡ堆積した後にパターニングしてａ−８ｉ
の島を形成した。次にコンタクトホールを開口した後に
、ＩＴＯ膜１６を２００ＯＡ。
Ｎｉ１７を５００Ｘを堆積し、Ｎｉ／ＩＴＯをエツチン
グして、データ線及びソース、ドレイン及び画素電極を
形成した。次にデータ線の端に電気的接触を取り、ワッ
ト浴中でデータ線及びドレインのみにＣＬ１１８を１μ
ｍメッキ形成した。次に、ＨＣｔによりノース及び画素
電極上のＮｉをエツチングし、除去した。
グして、データ線及びソース、ドレイン及び画素電極を
形成した。次にデータ線の端に電気的接触を取り、ワッ
ト浴中でデータ線及びドレインのみにＣＬ１１８を１μ
ｍメッキ形成した。次に、ＨＣｔによりノース及び画素
電極上のＮｉをエツチングし、除去した。
次に、ＣＤＥによりチャネル部のｎａ−８ｉをエツチン
グして、ＴＦＴアレイを完成させた。次に５ｉＮｘ１９
をプラズマＣ’ＶＤにより堆積してバンベー７ヨン
を行なった。コンタクト部の５ｉＮｘｌＱをエツチング
除去した後に、ポリイミド２０を５ｏｏＸ形成した後に
ラビング配向を行なった。
グして、ＴＦＴアレイを完成させた。次に５ｉＮｘ１９
をプラズマＣ’ＶＤにより堆積してバンベー７ヨン
を行なった。コンタクト部の５ｉＮｘｌＱをエツチング
除去した後に、ポリイミド２０を５ｏｏＸ形成した後に
ラビング配向を行なった。
同様にポリイミド配向２１を行なった対向基板２２を接
着して、ＴＮ液晶２３を封入して液晶デイスプレィを形
成した。
着して、ＴＮ液晶２３を封入して液晶デイスプレィを形
成した。
このようなアドレス線を形成することによりライン抵抗
は、ＩＭΩから１にΩと大きく減少できた。又、このよ
うなメッキプロセスを用いることにより、データ線と画
素電極を同一のマスクで形成できるためマスク数を１枚
減少することができた。又、ソース部の電極を除去する
ことにより、画素の開口率を大きくできた。
は、ＩＭΩから１にΩと大きく減少できた。又、このよ
うなメッキプロセスを用いることにより、データ線と画
素電極を同一のマスクで形成できるためマスク数を１枚
減少することができた。又、ソース部の電極を除去する
ことにより、画素の開口率を大きくできた。
次に、第２図に別の実施例を示す。ガラス基板１１の上
に実施例１と同様にａ−８ｉＯ島及びコンタクトホール
を形成する。次に、■ＴＯ膜１６、Ｃｖ２７を５００
ＡＸＡｌ、２８を５００ＯＡ堆積し、Ａ Ｌ ／ Ｃｖ
／ Ｉ Ｔ Ｏをエツチングして、データ線及びソー
ス、ドレイン及び画素電極を形成した。次にパターニン
グによりソース及び画素電極上のｋｌ／ＣＶ をエツチ
ング除去した。
に実施例１と同様にａ−８ｉＯ島及びコンタクトホール
を形成する。次に、■ＴＯ膜１６、Ｃｖ２７を５００
ＡＸＡｌ、２８を５００ＯＡ堆積し、Ａ Ｌ ／ Ｃｖ
／ Ｉ Ｔ Ｏをエツチングして、データ線及びソー
ス、ドレイン及び画素電極を形成した。次にパターニン
グによりソース及び画素電極上のｋｌ／ＣＶ をエツチ
ング除去した。
次に、実施例１と同様にして液晶デイスプレィを形成し
た。
た。
このようなアドレス線を形成することにより、ライ／抵
抗はＩＭΩから２にΩと大きく減少できた。又、第１の
実施例と同様にドレイン部の電囁を除去することにより
画面の開口率を大きくできた。
抗はＩＭΩから２にΩと大きく減少できた。又、第１の
実施例と同様にドレイン部の電囁を除去することにより
画面の開口率を大きくできた。
データライン上層の金属はＡｔ、Ｃｕに限らすλｕ 、
Ａ ｇ等の低抵抗金属でも良い。ＩＴＯ上の中間金属
はＣｖ、Ｎｉに限らず、密着性の良い金属ならば何でも
良い。
Ａ ｇ等の低抵抗金属でも良い。ＩＴＯ上の中間金属
はＣｖ、Ｎｉに限らず、密着性の良い金属ならば何でも
良い。
又、デイスプレィは本実施例のような、白黒形に限らず
、カラーフィルターを装置したカラーデイスプレィでも
同様の効果が得られる。
、カラーフィルターを装置したカラーデイスプレィでも
同様の効果が得られる。
本発明によれば、開口率を増加して、且つ配設抵抗が減
少でき、又マスクプロセスを減少することができ、デイ
スプレィの性能向上及びコストの低減が実現できる。
少でき、又マスクプロセスを減少することができ、デイ
スプレィの性能向上及びコストの低減が実現できる。
第１図及び第２図は本発明の一実施例の表示装置の概略
図、第３図はアクティブマトリックス型デイスプレィの
等価回路図、第４図は従来の表示装置の概略図を示す。 １１・・・ガラス基板、１２・・・ゲート及びアドレス
電極、１３・・・ａ−ｓｉ、１４・・・ゲート絶縁膜、
１５ ・＝Ｍｏ／ｎ ａ−８ｉ １ ６ ・＝
Ｉ Ｔ Ｏｌ １７ ・−Ｎｉ。
図、第３図はアクティブマトリックス型デイスプレィの
等価回路図、第４図は従来の表示装置の概略図を示す。 １１・・・ガラス基板、１２・・・ゲート及びアドレス
電極、１３・・・ａ−ｓｉ、１４・・・ゲート絶縁膜、
１５ ・＝Ｍｏ／ｎ ａ−８ｉ １ ６ ・＝
Ｉ Ｔ Ｏｌ １７ ・−Ｎｉ。
Claims (2)
- （１）絶縁性基板上に形成された複数のアドレス配線と
、このアドレス配線に絶縁的に交差部を形成する複数の
データ線と、これら交差部近傍に配置された画素電極と
、前記交差部に隣接して配置されており、前記アドレス
線に電気的接続されたゲート、前記データ線に電気的接
続されたドレイン、前記画素電極に電気的接続されたソ
ースとからなる薄膜トランジスタとを具備した表示装置
において、前記データ線及びドレインは透明導体とその
上に積層された金属層により形成され、前記画素電極及
びソースが透明導体により形成されていることを特徴と
する表示装置。 - （２）前記データ線及びドレインの金属層がメッキ法に
より形成されていることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19451988A JP2714016B2 (ja) | 1988-08-05 | 1988-08-05 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19451988A JP2714016B2 (ja) | 1988-08-05 | 1988-08-05 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244318A true JPH0244318A (ja) | 1990-02-14 |
| JP2714016B2 JP2714016B2 (ja) | 1998-02-16 |
Family
ID=16325884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19451988A Expired - Fee Related JP2714016B2 (ja) | 1988-08-05 | 1988-08-05 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714016B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06194688A (ja) * | 1992-10-09 | 1994-07-15 | Fujitsu Ltd | 薄膜トランジスタマトリクス装置及びその製造方法 |
| US5751381A (en) * | 1993-12-21 | 1998-05-12 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
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| JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
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| JPS63221324A (ja) * | 1987-03-11 | 1988-09-14 | Hitachi Ltd | 液晶表示装置 |
-
1988
- 1988-08-05 JP JP19451988A patent/JP2714016B2/ja not_active Expired - Fee Related
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| US11177289B2 (en) | 2009-07-18 | 2021-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US11715741B2 (en) | 2009-07-18 | 2023-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2015173265A (ja) * | 2009-08-07 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018085527A (ja) * | 2009-10-14 | 2018-05-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| JP2019050394A (ja) * | 2018-10-31 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2714016B2 (ja) | 1998-02-16 |
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