JPH01185895A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH01185895A JPH01185895A JP63011113A JP1111388A JPH01185895A JP H01185895 A JPH01185895 A JP H01185895A JP 63011113 A JP63011113 A JP 63011113A JP 1111388 A JP1111388 A JP 1111388A JP H01185895 A JPH01185895 A JP H01185895A
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- JP
- Japan
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- data retention
- supply voltage
- level
- auto data
- circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000014759 maintenance of location Effects 0.000 claims abstract description 31
- 230000015654 memory Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、チップ選択信号及び低電圧データ保持機能を
有する半導体メモリに関し、特に電源がデータ保持電圧
より高い任意の電圧以下になると外部信号に依らず、非
選択状態（以下スタンドバイ状態と称す。）となる半導
体メモリに関する。
有する半導体メモリに関し、特に電源がデータ保持電圧
より高い任意の電圧以下になると外部信号に依らず、非
選択状態（以下スタンドバイ状態と称す。）となる半導
体メモリに関する。
従来、この種の利用分野にあるスタティック型メモリ、
特にＦｕｌｌ ０ＭＯ８型スタティック型メモリは、
電源電圧を低下させスタンドバイ状態とする低電圧状態
（以下データリテンション状態と称する。）になる機能
を有するよりむしろ低電圧状態での動作を保証すること
が望まれている。
特にＦｕｌｌ ０ＭＯ８型スタティック型メモリは、
電源電圧を低下させスタンドバイ状態とする低電圧状態
（以下データリテンション状態と称する。）になる機能
を有するよりむしろ低電圧状態での動作を保証すること
が望まれている。
これはスタテック型メモリがハンディ−ターミナル等の
電池のみで動作させるものに使用する傾向が強いためで
ある。しかし近年、上記データリテンション状態を有す
るスタテック型メモリの要求も次第に増加して来ている
。
電池のみで動作させるものに使用する傾向が強いためで
ある。しかし近年、上記データリテンション状態を有す
るスタテック型メモリの要求も次第に増加して来ている
。
オートデータリテンション機能の従来の回路について第
３図を用いて説明する。第３図において１は電源電圧検
出回路、２はインバータ、３はインバータ２の出力Ｎ、
とチップ選択信号■を入力するＯＲゲートである。ここ
で、ＯＲゲートの出力である内部信号τ丁−によりメモ
リ回路の選択、非選択が制御され内部制御信号Ｃ８が“
０″レベルの時選択状態、“ｌ”レベルの時非選択状態
となる。
３図を用いて説明する。第３図において１は電源電圧検
出回路、２はインバータ、３はインバータ２の出力Ｎ、
とチップ選択信号■を入力するＯＲゲートである。ここ
で、ＯＲゲートの出力である内部信号τ丁−によりメモ
リ回路の選択、非選択が制御され内部制御信号Ｃ８が“
０″レベルの時選択状態、“ｌ”レベルの時非選択状態
となる。
まず、電源電圧検出回路１の構成は、直列接続された抵
抗Ｒ１とＲ２によって電源電圧Ｖｃｃを分圧する回路及
び分圧回路の出力をゲートとするＰチャンネル型ＭＯ８
）ランジスタ（以下ＰＭＯＳＴと記す。）Ｑ２と抵抗Ｒ
８を有するインバータ回路からなっている。ここで分圧
回路の抵抗Ｒ，とＲ２のレシオは以下の様に設定される
。電源電圧Ｖｃｃがメモリ回路の通常の動作電圧（例え
ばＶｃｃ＝４．５〜５．５Ｖ）の下では電源電圧Ｖｃｃ
と接点Ｎ１の電位との電位差がＰＭＯ８Ｔ Ｑｚの閾値
電圧の絶対値より十分大きく且つ、ＰＭＯ５ＴＱ２のオ
ン抵抗値が抵抗Ｒ１の抵抗値に比べ十分小さくなる様に
すなわち節点Ｎ２の電位が“１”レベルである様に分圧
回路の抵抗Ｒ１とＲ２を設定する。
抗Ｒ１とＲ２によって電源電圧Ｖｃｃを分圧する回路及
び分圧回路の出力をゲートとするＰチャンネル型ＭＯ８
）ランジスタ（以下ＰＭＯＳＴと記す。）Ｑ２と抵抗Ｒ
８を有するインバータ回路からなっている。ここで分圧
回路の抵抗Ｒ，とＲ２のレシオは以下の様に設定される
。電源電圧Ｖｃｃがメモリ回路の通常の動作電圧（例え
ばＶｃｃ＝４．５〜５．５Ｖ）の下では電源電圧Ｖｃｃ
と接点Ｎ１の電位との電位差がＰＭＯ８Ｔ Ｑｚの閾値
電圧の絶対値より十分大きく且つ、ＰＭＯ５ＴＱ２のオ
ン抵抗値が抵抗Ｒ１の抵抗値に比べ十分小さくなる様に
すなわち節点Ｎ２の電位が“１”レベルである様に分圧
回路の抵抗Ｒ１とＲ２を設定する。
従って、節点Ｎ２を入力点とし、節点Ｎ、を出力点とす
るインバータ２の出力は、この動作電圧内では常に“０
”レベルとなり、内部制御信号７丁７はチップ選択信号
Ｃ８によって決定される。
るインバータ２の出力は、この動作電圧内では常に“０
”レベルとなり、内部制御信号７丁７はチップ選択信号
Ｃ８によって決定される。
すなわち、チップ選択信号■によりメモリ回路の選択ス
タンドバイ状態（非選択）が行われる。
タンドバイ状態（非選択）が行われる。
一方、電源電圧Ｖｃｃがメモリ回路の通常の動作電圧よ
り低下すると節点Ｎｌの電位と電源電圧Ｖｃｅ間の電位
差がＰ Ｍ ＯＳ Ｕ Ｔ Ｑ ２の閾値電圧の絶対値
以下となり、オフする。よって節点Ｎ２の電位は“０”
レベルとなり、節点Ｎ、は“１”レベルとなる。このこ
とにより、チップ制御信号”σ３−に依らず、内部制御
信号７丁−が常に“１”レベルになるためメモリ回路は
スタンドバイ状態、つまりデータリテンション状態とな
る。
り低下すると節点Ｎｌの電位と電源電圧Ｖｃｅ間の電位
差がＰ Ｍ ＯＳ Ｕ Ｔ Ｑ ２の閾値電圧の絶対値
以下となり、オフする。よって節点Ｎ２の電位は“０”
レベルとなり、節点Ｎ、は“１”レベルとなる。このこ
とにより、チップ制御信号”σ３−に依らず、内部制御
信号７丁−が常に“１”レベルになるためメモリ回路は
スタンドバイ状態、つまりデータリテンション状態とな
る。
この様に電源電圧Ｖｃｃを任意の電圧に低下するだけで
自動的にデータリテンション状態に移行することができ
る。
自動的にデータリテンション状態に移行することができ
る。
上述した従来のオートデータ回路は、オートデータリテ
ンション回路であるが故に低電圧状態となると自動的に
スタンドバイ状態（リード・ライト動作ができなくなる
。）になってしまい、従来低電圧状態での動作も行いた
いユーザーのニーズを満すことができなくなるという欠
点があり、かつ上記両ユーザーのニーズを満すには、２
種類の製品を作らなければならないという欠点がある。
ンション回路であるが故に低電圧状態となると自動的に
スタンドバイ状態（リード・ライト動作ができなくなる
。）になってしまい、従来低電圧状態での動作も行いた
いユーザーのニーズを満すことができなくなるという欠
点があり、かつ上記両ユーザーのニーズを満すには、２
種類の製品を作らなければならないという欠点がある。
本発明の目的は、上記両ユーザーのニーズを両方兼ね備
える半導体メモリを提供することにある。
える半導体メモリを提供することにある。
本発明の半導体メモリは、オートデータリテンションを
制御する端子を備え、電源電圧を下げた場合、該端子を
レベル切換えによりオートデータリテンションおよび低
電源電圧動作の両方が行えることを特徴とする半導体メ
モリである。
制御する端子を備え、電源電圧を下げた場合、該端子を
レベル切換えによりオートデータリテンションおよび低
電源電圧動作の両方が行えることを特徴とする半導体メ
モリである。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例の回路図である。第１図の
回路は、第３図における電源電圧検出回路１の構成で述
べた抵抗Ｒ１と電源電圧Ｖｃｅ間に、ゲートがオートデ
ータリテンション制御信号■に接続されたＰＭＯ３Ｔ
Ｑｌのみが付加された回路である。
。第１図は本発明の一実施例の回路図である。第１図の
回路は、第３図における電源電圧検出回路１の構成で述
べた抵抗Ｒ１と電源電圧Ｖｃｅ間に、ゲートがオートデ
ータリテンション制御信号■に接続されたＰＭＯ３Ｔ
Ｑｌのみが付加された回路である。
第１図の回路においてオートデータリテンション制御信
号子ン０”レベル時にはＰＭＯ８Ｔ Ｑｌがオンする為
、第３図で説明した分圧回路が動作し、オートデータリ
テンション動作を行え、逆にフ；信号が“１″レベル時
は、ＰＭＯ８Ｔ Ｑ、がオフする為、常に節点Ｎ２が“
１″レベルとなり、オートデータリテンション動作を禁
止し低電圧動作が行える。
号子ン０”レベル時にはＰＭＯ８Ｔ Ｑｌがオンする為
、第３図で説明した分圧回路が動作し、オートデータリ
テンション動作を行え、逆にフ；信号が“１″レベル時
は、ＰＭＯ８Ｔ Ｑ、がオフする為、常に節点Ｎ２が“
１″レベルとなり、オートデータリテンション動作を禁
止し低電圧動作が行える。
第２図は、本発明の第２の実施例の回路図である。第２
図の回路は、第３図における節点Ｎ１とＰ Ｍ ＯＳ
Ｔ Ｑ ２のゲート間にゲートがオートデータリテンシ
ョン制御信号−℃；に接続されたＰＭＯ３ＴＱｓが接続
され、かつ、ＰＭＯ３Ｔ ＱｚのゲートとＧＮＤ間に抵
抗Ｒ４が接続されている回路である。
図の回路は、第３図における節点Ｎ１とＰ Ｍ ＯＳ
Ｔ Ｑ ２のゲート間にゲートがオートデータリテンシ
ョン制御信号−℃；に接続されたＰＭＯ３ＴＱｓが接続
され、かつ、ＰＭＯ３Ｔ ＱｚのゲートとＧＮＤ間に抵
抗Ｒ４が接続されている回路である。
第２図の回路において、オートデータリテンション制御
信号■が“０”レベル時にはＰＭＯ３ＴＱｓがオンし、
Ｎ１の信号ＰＭＯ８Ｔ Ｑ２のゲートに伝達される為、
オートデータリテンション動作を行え、逆に■信号が“
１”レベル時はＰ Ｍ ＯＳ Ｔ Ｑ ｓがオフし、Ｎ
１の信号が遮断されＰ Ｍ ＯＳ Ｔ Ｑ ｔのゲート
が抵抗Ｒ４により“０”レベルが印加され、常に節点Ｎ
２が“１″レベルとなりオートデータリテンション動作
を禁止し、低電圧動作が行える。
信号■が“０”レベル時にはＰＭＯ３ＴＱｓがオンし、
Ｎ１の信号ＰＭＯ８Ｔ Ｑ２のゲートに伝達される為、
オートデータリテンション動作を行え、逆に■信号が“
１”レベル時はＰ Ｍ ＯＳ Ｔ Ｑ ｓがオフし、Ｎ
１の信号が遮断されＰ Ｍ ＯＳ Ｔ Ｑ ｔのゲート
が抵抗Ｒ４により“０”レベルが印加され、常に節点Ｎ
２が“１″レベルとなりオートデータリテンション動作
を禁止し、低電圧動作が行える。
以上説明したように本発明によれば１種類の製品でオー
トデータリテンション、低電圧動作の２つを外部からの
制御により両方行うことができる半導体メモリを実現す
ることができる。
トデータリテンション、低電圧動作の２つを外部からの
制御により両方行うことができる半導体メモリを実現す
ることができる。
第１図、第２図は、本発明のオートデータリテンション
回路図、第３図は従来のオートデータリテンション回路
図である。 １・・・・・・電源電圧検出回路、２・・・・・・イン
バータ、３・・・・・・ＯＲゲート、テ瓦・・・・・・
チップ制御信号、で不−・・・・・・内部制御信号、Ｎ
１．Ｎ２．Ｎｓ・・・・・・節点、Ｑｌ、 Ｑ２． Ｑ
ｌ・・・・・・Ｐチャンネル型ＭＯ３）ランジスタ、Ｒ
１１ＲｔｌＲ３１Ｒ４・・・・・・抵抗、ｐｍ・・・・
・・オートデータリテンション制御信号。 代理人 弁理士 内 原 音 ｒ−−−−、、、’／ ： Ｔ 第１図 、、ｖ５２図 第３図
回路図、第３図は従来のオートデータリテンション回路
図である。 １・・・・・・電源電圧検出回路、２・・・・・・イン
バータ、３・・・・・・ＯＲゲート、テ瓦・・・・・・
チップ制御信号、で不−・・・・・・内部制御信号、Ｎ
１．Ｎ２．Ｎｓ・・・・・・節点、Ｑｌ、 Ｑ２． Ｑ
ｌ・・・・・・Ｐチャンネル型ＭＯ３）ランジスタ、Ｒ
１１ＲｔｌＲ３１Ｒ４・・・・・・抵抗、ｐｍ・・・・
・・オートデータリテンション制御信号。 代理人 弁理士 内 原 音 ｒ−−−−、、、’／ ： Ｔ 第１図 、、ｖ５２図 第３図
Claims (1)
- オートデータリテンションを制御する端子を備え、電
源電圧を下げた場合、該端子のレベル切換えによりオー
トデータリテンションおよび低電源電圧動作の両方が行
えることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011113A JPH01185895A (ja) | 1988-01-20 | 1988-01-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011113A JPH01185895A (ja) | 1988-01-20 | 1988-01-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185895A true JPH01185895A (ja) | 1989-07-25 |
Family
ID=11768954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011113A Pending JPH01185895A (ja) | 1988-01-20 | 1988-01-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185895A (ja) |
-
1988
- 1988-01-20 JP JP63011113A patent/JPH01185895A/ja active Pending
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