JPH02297790A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02297790A JPH02297790A JP1119817A JP11981789A JPH02297790A JP H02297790 A JPH02297790 A JP H02297790A JP 1119817 A JP1119817 A JP 1119817A JP 11981789 A JP11981789 A JP 11981789A JP H02297790 A JPH02297790 A JP H02297790A
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- JP
- Japan
- Prior art keywords
- circuit
- level
- pon
- power supply
- power voltage
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、電源投入直後の
異常な動作を防止するための回路に関する。
異常な動作を防止するための回路に関する。
ＭＯ８型電界効果トランジスタ（以下、ＭＯＳＦＥＴと
略す）を用いた半導体集積回路において、電源投入後、
内部回路にＰｒβｃｈａｒｇｅの必要な節点があった場
合、回路全体を活性化状態のまま、例えばＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）では、回路全体を活性化状態とさせる信号ＲＡＳ
（ＲｏｗＡｄｒｅｓｓ ５ｔｒｏｂｅ信号）をローレベ
ル（Ｌｏｗ）としたまま、電源を、ＧＮＤ電圧レベルか
ら、安定動作可能電圧レベルまで上げていく時、プリチ
ャージ（Ｐｒｅ ｃｈａｒｇｅ）の必要な節点が、フロ
ーティングレベルのまま電源が上っていく可能性があり
、この際このフローティング電位がゲートに入力されて
いるインバータが、０Ｎ−ＯＮ状憇となる。
略す）を用いた半導体集積回路において、電源投入後、
内部回路にＰｒβｃｈａｒｇｅの必要な節点があった場
合、回路全体を活性化状態のまま、例えばＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）では、回路全体を活性化状態とさせる信号ＲＡＳ
（ＲｏｗＡｄｒｅｓｓ ５ｔｒｏｂｅ信号）をローレベ
ル（Ｌｏｗ）としたまま、電源を、ＧＮＤ電圧レベルか
ら、安定動作可能電圧レベルまで上げていく時、プリチ
ャージ（Ｐｒｅ ｃｈａｒｇｅ）の必要な節点が、フロ
ーティングレベルのまま電源が上っていく可能性があり
、この際このフローティング電位がゲートに入力されて
いるインバータが、０Ｎ−ＯＮ状憇となる。
すなわち、一時的あるいはその接点がプリチャージされ
るまで定常的に電流を流す可能性があり、電源投入直後
の安定した動作ができなくなる可能性があった。
るまで定常的に電流を流す可能性があり、電源投入直後
の安定した動作ができなくなる可能性があった。
上述した従来の半導体集積回路は、回路全体を活性化さ
せる様な、外部入力信号のまま電源投入した場合、プリ
チャージされないフローティングな電位レベルの接点が
存在しうる為、電源電圧が安定動作可能な電圧となって
も、このフローティング電位がゲートに入力されている
インバータが異常電流を流したり、前記、インバータの
０Ｎ−ＯＮ電流により、トランジスタのチャネルから基
板に流れるアバランシェ電流が存在する為、正常な動作
ができなくなる可能性があるという欠点を有する。
せる様な、外部入力信号のまま電源投入した場合、プリ
チャージされないフローティングな電位レベルの接点が
存在しうる為、電源電圧が安定動作可能な電圧となって
も、このフローティング電位がゲートに入力されている
インバータが異常電流を流したり、前記、インバータの
０Ｎ−ＯＮ電流により、トランジスタのチャネルから基
板に流れるアバランシェ電流が存在する為、正常な動作
ができなくなる可能性があるという欠点を有する。
本発明の半導体集積回路は、電源投入後、電源がある一
定電位以上になるまで第１のレベルを保ち、さらに電源
レベルが上ると第２のレベルを出力する回路を有し、そ
の回路の出力が第１のレベルの時は、外部信号の入力に
かかわらず、内部回路の各接点が動作可能な安定電位に
なる様にした回路を有している。
定電位以上になるまで第１のレベルを保ち、さらに電源
レベルが上ると第２のレベルを出力する回路を有し、そ
の回路の出力が第１のレベルの時は、外部信号の入力に
かかわらず、内部回路の各接点が動作可能な安定電位に
なる様にした回路を有している。
次に、本発明について図面を参照して説明する。
第１図、第２図は、本発明の一実施例の回路図である。
ＮｏＲｌｔｉＮＯＲ回路、ＩＮＶＩ、ＩＮｖ２は反転回
路、Ｎ ｌ−Ｎ ｓは節点である。回路構成として、１
は、電源電圧検知回路であり、ＰＯＮはその出力信号で
ある。
路、Ｎ ｌ−Ｎ ｓは節点である。回路構成として、１
は、電源電圧検知回路であり、ＰＯＮはその出力信号で
ある。
次に第１図の回路の動作説明を行う。電源投入前、回路
の全節点はＧＮＤレベルにある。ここで、電源電圧検知
回路の出力ＰＯＮは、電源電圧が安定動作可能なレベル
に近づくまで電源レベル旧ｇｈであり、それ以上になる
とＧＮＤレベルＬｏｗになるものとする。また、ＲＡＳ
系制御回路は節点Ｎ１がＬｏｗの時、Ｒｅ５ｅｔ状態に
あるものとする。
の全節点はＧＮＤレベルにある。ここで、電源電圧検知
回路の出力ＰＯＮは、電源電圧が安定動作可能なレベル
に近づくまで電源レベル旧ｇｈであり、それ以上になる
とＧＮＤレベルＬｏｗになるものとする。また、ＲＡＳ
系制御回路は節点Ｎ１がＬｏｗの時、Ｒｅ５ｅｔ状態に
あるものとする。
いま、電源電圧をＧＮＤレベルから安定動作可能電圧レ
ベルまで上げていくとする。この時、電源電圧検知回路
の出力ＰＯＮは、電源電圧がある値までは旧ｇｈを出力
しており、この間はＮＯＲ１の出力Ｎ１はＬｏｗを維持
したままであり、ＲＡＳ系制御回路はＲＡＳの入力信号
にかかわらずＲｅ５ｅｔ状態となりＰｒｅ ｃｈａｒｇ
ｅの必要な各節点をＲｅ５ｅｔする事ができる。また、
電源電圧が更に上がＦ）ＰＯＮがＬｏｗになるとＮ１の
節点はＲＡＳの反転データとなり、ＲＡＳ系制御回路は
通常の動作が可能となる。
ベルまで上げていくとする。この時、電源電圧検知回路
の出力ＰＯＮは、電源電圧がある値までは旧ｇｈを出力
しており、この間はＮＯＲ１の出力Ｎ１はＬｏｗを維持
したままであり、ＲＡＳ系制御回路はＲＡＳの入力信号
にかかわらずＲｅ５ｅｔ状態となりＰｒｅ ｃｈａｒｇ
ｅの必要な各節点をＲｅ５ｅｔする事ができる。また、
電源電圧が更に上がＦ）ＰＯＮがＬｏｗになるとＮ１の
節点はＲＡＳの反転データとなり、ＲＡＳ系制御回路は
通常の動作が可能となる。
第２図は、電源電圧検知回路の出力ＰＯＮ’がＲＡＳ入
力の次段以降の制御回路に入力されている例であり、こ
の場合のＰＯＮ’ も前記Ｐ（ＩＪと同じ動きをするも
のとする。この回路では、Ｐ。
力の次段以降の制御回路に入力されている例であり、こ
の場合のＰＯＮ’ も前記Ｐ（ＩＪと同じ動きをするも
のとする。この回路では、Ｐ。
Ｎ′が旧ｇｈの時、接点Ｎ２はＲＡＳの入力信号にかか
わらずＲＡＳ系制御回路をＲｅ５ｅｔするレベルを保ち
、ＰＯＮ’がＬｏｖｔになるとＲＡＳの入力信号により
制御されるレベルとする為、電源電圧投入時、Ｐｒｅ
ｃｈａｒｇｅの必要な節点なＲｅ５ｅｔする事ができる
。
わらずＲＡＳ系制御回路をＲｅ５ｅｔするレベルを保ち
、ＰＯＮ’がＬｏｖｔになるとＲＡＳの入力信号により
制御されるレベルとする為、電源電圧投入時、Ｐｒｅ
ｃｈａｒｇｅの必要な節点なＲｅ５ｅｔする事ができる
。
以上説明したように、本発明は、電源電圧検知回路の出
力信号ＰＯＮを使うことにより、電源投入後、ＰＯＮが
切れるまで、すなわちＰＯＮが旧ｇｈからＬｏｗとなる
までの間外部入力信号がいかなる電位であっても、回路
全体をＲｅ５ｅｔ状態に保つことにより、回路全体のほ
とんどの節点の初期化が可能となったため、電源投入時
に内部回路の不安定な節点によるＭＯＳＦＥＴの０Ｎ−
ＯＮ電流をなくし、安定した動作が可能となるという効
果がある。
力信号ＰＯＮを使うことにより、電源投入後、ＰＯＮが
切れるまで、すなわちＰＯＮが旧ｇｈからＬｏｗとなる
までの間外部入力信号がいかなる電位であっても、回路
全体をＲｅ５ｅｔ状態に保つことにより、回路全体のほ
とんどの節点の初期化が可能となったため、電源投入時
に内部回路の不安定な節点によるＭＯＳＦＥＴの０Ｎ−
ＯＮ電流をなくし、安定した動作が可能となるという効
果がある。
第１図、第２図は、本発明の一実施例の回路図、第３図
は、従来の回路図。 Ｎ１〜Ｎ３・・・・・・節点、Ｎ０Ｒ１，Ｎ０Ｒ２・・
・・・・ＮＯＲ回路、ＩＮＶＩ、ＩＮＶ２・・・・・・
反転回路を表す。
は、従来の回路図。 Ｎ１〜Ｎ３・・・・・・節点、Ｎ０Ｒ１，Ｎ０Ｒ２・・
・・・・ＮＯＲ回路、ＩＮＶＩ、ＩＮＶ２・・・・・・
反転回路を表す。
Claims (1)
- 電源投入後、電源がある一定電位以上になるまで第１の
レベルを保ち、さらに電源レベルが上ると第２のレベル
を出力する第１の回路を有し、該第１の回路の出力が第
１のレベルの時は、外部信号の入力にかかわらず内部回
路の各節点が動作可能な安定電位になるようにした半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119817A JPH02297790A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119817A JPH02297790A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02297790A true JPH02297790A (ja) | 1990-12-10 |
Family
ID=14770980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119817A Pending JPH02297790A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02297790A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124082A (ja) * | 1999-11-09 | 2002-04-26 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007200550A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
-
1989
- 1989-05-12 JP JP1119817A patent/JPH02297790A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124082A (ja) * | 1999-11-09 | 2002-04-26 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| JP2007200550A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
| JP2007200549A (ja) * | 1999-11-09 | 2007-08-09 | Fujitsu Ltd | 半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法 |
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