JPH01185896A - 半導体記億装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にアクセス時間を
大幅に短縮することができ、高速読出動作を実現するこ
とのできる半導体記憶装置の構成に関する。

［従来の技術］ 近年たとえばダイナミック型ＭＯ３ＲＡＭ　（ＭＯＳト
ランジスタを用いたランダム・アクセス・メモリ）等の
高集積メモリ装置においては、その高集積化とともに、
アクセス時間（データ読出に要する時間）を大幅に短縮
することにより、読出動作を高速化することが望まれて
いる。

第４図は従来のダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭと称す）における１対のビット線
におけるメモリセルおよびセンスアンプ構造の一例を概
念的に簡単化して示す図である。第４図において、ビッ
ト線ＢＬ、ＢＬは対をなし、折返しビット線対を構成す
る。すなわち、ビット線ＢＬ、ＢＬ上には互いに相補な
信号が現われることになる。ビット線ＢＬ、ＢＬと直交
する方向に複数のワード線が設けられる。但し、第４図
においては、１本のワード線ＷＬのみが代表的に示され
る。ワード線とビット線との交点にはメモリセルが設け
られ、メモリセルは行および列状に配列される。また図
においては、ビット線ＢＬとワード線ＷＬとの交点に設
けられる１個のメモリセル１のみが代表的に示される。

メモリセル１は１トランジスタ・１キヤパシタ型の構成
を有し、情報を記憶するメモリ容量ＣＯと、ワード線Ｗ
Ｌ上に与えられる信号に応答してオン状態となり、メモ
リセル容量ＣＯをビット線ＢＬへ接続するＮチャネルＭ
ＩＳ　（金属−絶縁膜一半導体）トランジスタＱＯとを
備える。

ビット線対ＢＬ、ＢＬ上の信号電位差を増幅するために
、フリップフロップ型のセンスアンプ２゜３が設けられ
る。センスアンプ２はＮチャネルＭＩＳトランジスタＱ
１．Ｑ２から構成され、低電位側のビット線電位を接地
電位に放電する。ＭＩＳトランジスタＱ１のゲートはビ
ット線ＢＬに接続され、ドレインはビット線ＢＬに接続
される。

Ｍｉｓ）ランジスタＱ２のゲートがビット線ＢＬに接続
され、ドレインがビット線ＢＬに接続される。ＭＩＳト
ランジスタＱｌ、Ｑ２のソースはノードＮ１に接続され
る。ノードＮ１にはセンスアンプ活性化信号ＳＯに応答
してセンスアンプ２を活性化するセンスアンプ活性化手
段４が接続される。センスアンプ活性化手段４はセンス
アンプ活性化信号ＳＯに応答してオン状態となり、ノー
ドＮ１を接地電位に接続するｎチャネルＭＩＳトランジ
スタＱ５から構成される。

センスアンプ３は、ｐチャネルＭＩＳトランジスタＱ３
．Ｑ４とから構成され、センスアンプ活性化手段５から
の信号に応答して活性化され、高電位側のビット線電位
を電源電位Ｖｃｃに充電する。ＭＩＳトランジスタＱ３
のゲートはビット線ＢＬに接続され、ＭＩＳトランジス
タＱ４のゲートはビット線ＢＬに接続される。ＭＩＳト
ランジスタＱ３．Ｑ４の一方導通端子はビット線ＢＬ。

ＢＬにそれぞれ接続され、他方導通端子は共通にノード
Ｎ２に接続される。ノードＮ２はセンスアンプ活性化手
段ら出力が伝達される。センスアンプ活性化手段５は、
センスアンプ活性化信号ＳＯに応答してオン状態となり
、ノードＮ２へ電源電位Ｖｃｃを伝達するｐチャネルＭ
ＩＳトランジスタＱ６から構成される。

イコライズ信号ＥＱに応答してビット線対ＢＬ。

ＢＬ上の電位をプリチャージしかつイコライズするため
にプリチャージ／イコライズ手段６が設けられる。イコ
ライズ／プリチャージ手段６は、イコライズ信号ＥＱに
応答してオン状態となり、ビット線対ＢＬ、ＢＬを電気
的に短絡するイコライズ用ＮチャネルＭＩＳトランジス
タＱ７と、イコライズ信号ＥＱに応答してプリチャージ
電位■６、をビット線ＢＬ上へ伝達するプリチャージ用
ＮチャネルＭＩＳトランジスタＱ８と、イコライズ信号
ＥＱに応答してオン状態となり、プリチャージ電位Ｖａ
Ｌをビット線ＢＬ上へ伝達するプリチャージ用Ｎチャネ
ルＭＩＳトランジスタＱ９とから構成される。通常プリ
チャージ電位Ｖ［ＩＬは内部電圧発生回路により発生さ
れ、所定の電位（たとえば電源電圧Ｖｃｃの半分、すな
わちＶｃ　ｃ／２の電位）に設定されている。

さらに、各ビット線ＢＬ、ＢＬにはコラムデコーダ（図
示せず）からのビット線対選択信号（コラムデコード信
号）Ｙに応答してオン状態となり、ビット線ＢＬ、ＢＬ
をデータ入出力バスＩ１０゜Ｉｌｏへ接続するためのＮ
チャネルＭＩＳトランジスタＱＩＯ，Ｑｌｌがそれぞれ
設けられる。データ入出力バス対Ｉ１０．Ｉ１０は、通
常、クロック信号ＣＬＫに応答してオン状態となるＮチ
ャネルＭＩＳトランジスタＱ２２．Ｑ２３により所定電
位Ｖ［ＩＬにプリチャージされる。データ入出力バス対
Ｉ１０．Ｉ１０は人出力バッファを介してデータのやり
とりを行なう。

第５図は第４図に示される半導体記憶装置の動作を示す
信号波形図であり、第４図に示される信号と同一の符号
はそれぞれの信号の波形を示している。以下、第４図お
よび第５図を参照して従来の半導体記憶装置の動作につ
いて説明する。

時刻Ｔ１においてイコライズ信号ＥＱがハイレベルから
ローレベルに低下すると、ＭＩＳトランジスタＱ７．Ｑ
８．Ｑ９がともにオフ状態となり、ビット線ＢＬ、ＢＬ
のプリチャージおよびイコライズ動作が終了し、ビット
線ＢＬ、ＢＬはフローティング状態となる。

時刻Ｔ２において、外部アドレスに応答して、１本のワ
ード線ＷＬが選択されると、選択されたワード線ＷＬの
電位が上昇し始める。これに応答して、選択されたワー
ド線ＷＬに接続されるメモリセル１のトランジスタＱＯ
がオン状態となり、メモリセル１の有する情報に応じて
信号電位変化がビット線ＢＬ、ＢＬ上に生じる。ここで
第５図においては、メモリセル１が情報“１”を記憶し
ている場合のビット線上の信号電位変化が実線で示され
、メモリセル１が情報°０”を有する場合のビット線上
の信号電位変化が破線で示されている。

ビット線対ＢＬ、ＢＬ上の読出信号電位が確定すると、
時刻Ｔ３においてセンスアンプ活性化信号ｓｏ、ｓｏが
それぞれ上昇、下降し始める。これにより、ＭＩＳトラ
ンジスタＱ５．Ｑ６がオン状態となり、ノードＮ１は接
地電位、ノードＮ２は電源電位Ｖｃｃにそれぞれ充放電
される。この結果、フリップフロップ型センスアンプ２
．３が共に活性化されてビット線ＢＬ、ＢＬのうち高電
位側のビット線ＢＬの電位はセンスアンプ３を介して電
源電位Ｖｃｃにまで充電され、一方低電位側のビット線
ＢＬはセンスアンプ２を介して接地電位にまで放電され
る。すなわちセンスアンプ２゜３が活性化されることに
よりビット線対ＢＬ、ＢＬ上に生じていた微小な信号電
位差が増幅されたことになる。

センスアンプの増幅動作の後、時刻Ｔ４において、コラ
ムデコーダからのビット線対選択信号（コラムデコード
信号）Ｙがハイレベルとなると、ＭＩＳトランジスタＱ
ＩＯ，Ｑｌｌがオン状態となり、ビット線ＢＬ、ＢＬ上
の電位がデータ入出力バスＩ１０．Ｉ１０上にそれぞれ
伝達される。

このデータ入出力バスＩ１０．Ｉ１０上に伝達された電
位は、その後図示しないプリアンプ等の増幅手段により
増幅された後データ出力バッファ、外部出力端子（図示
せず）を介して外部に伝達される。

データの外部端子への伝達が終了すると、時刻Ｔ５にお
いてワード線ＷＬの電位がハイレベルからローレベルに
低下し、ビット線対選択信号Ｙのレベルもハイレベルか
らローレベルに低下する。

これによりデータ入出力バス対Ｉ１０．Ｉ１０上の電位
はプリチャージ電位に戻る。

次に時刻Ｔ６において、センスアンプ活性化信号ｓｏ、
ｓｏがハイレベルからローレベル、ローレベルからハイ
レベルへとそれぞれ移行し、センスアンプ２．３が共に
不活性状態とされる。このときまたイコライズ信号ＥＱ
がハイレベルとなり、プリチャージ／イコライズ手段６
が活性され、ビット線ＢＬ、ＢＬ上の電位が所定の電位
Ｖ［ＩＬにプリチャージされ、かつ各ビット線対ＢＬ、
　　ＢＬ電位がイコライズされる。

上述の動作がデータ読出時における動作の概略である。

一方データ書込動作においては、信号波形のタイミング
は第５図に示されるものと同様であり、データの流れが
読出時と逆方向になり、データ人力バッファーデータ入
出力バス対−選択されたメモリセルとなる。すなわち、
データ書込バッファ（図示せず）により外部から与えら
れる書込データが相補の形（たとえばＤ＋　Ｎ　、　Ｄ
＋　Ｎ　）でデータ入出力バスＩ１０．Ｉ１０上に伝達
される。時刻Ｔ１からＴ３までの動作シーケンスを経た
後に、時刻Ｔ４においてビット線選択信号Ｙがローレベ
ルからハイレベルになると、ＭＩＳトランジスタＱＩＯ
，Ｑｌｌがオン状態となり、データ入出力バス対Ｉ１０
．Ｉ１０上の信号電位が選択されたメモリセルへ伝達さ
れることになり、これにより書込が行なわれたことにな
る。このとき、センスアンプ２，３も時刻Ｔ３において
活性化されておりワード線ＷＬのハイレベルへの移行に
よリ、ビット線ＢＬ、ＢＬ上の信号電位差を増幅してい
るが、外部からのデータ人力バッファにより、データ入
出力バスＩ１０．Ｉ１０上に書込データが伝達されてい
るため、たとえセンスアンプ２゜３により増幅された信
号レベルと書込データの信号電位レベルが逆であっても
、書込データに応じて信号電位がビット線ＢＬ、ＢＬ上
に現われることになり、これにより書込データの選択メ
モリセルへの書込がオン状態のＭＩＳトランジスタＱＯ
を介して行なわれることになる。

［発明が解決しようとする課題］ 上述のように、従来の半導体記憶装置の構成においては
、データの読出と書込とが同一のデータ入出力バス対Ｉ
１０．Ｉ１０を介して行なわれているので、データ読出
の際にも、ビット線対ＢＬ。

ＢＬとデータ入出力バス対Ｉ１０．Ｉ１０がＭＩＳトラ
ンジスタＱＩＯ，Ｑｌｌを介して接続される。高速読出
のためには、このビット線対とデータ入出力バス対との
接続をできるだけ早く行なうことが好ましい。しかしな
がら、たとえばワード線ＷＬの立上がり時間Ｔ２からセ
ンスアンプ２゜３が活性化されるセンス開始時間Ｔ３の
間にこのビット線対とデータ入出力バス対との接続を行
なった場合、データ入出力バスの有する負荷容量がビッ
ト線に加わるので、ビット線上の続出信号レベルが低下
し、センスアンプが確実なセンス動作を行なうことがで
きなくなり、場合によっては誤動作が生じるおそれがあ
る。したがって、ビット線対とデータ入出力バス対との
接続は、センスアンプ２．３が活性化され、ビット線対
ＢＬ、　　ＢＬ上の信号電位が確定した後に行なう必要
があり、データ読出時における選択ビット線対とデータ
入出力バス対との接続を時刻Ｔ３以前に行なうことがで
きない。このため、読出動作の高速化を図る上で限界が
あり、アクセス時間をより短縮することが困難であると
いう問題があった。すなわちデータ読出と書込とを同一
のデータ入出力バス対を用いて行なう構成の場合には、
データ続出時のアクセス時間の短縮が困難であるという
問題があった。

それゆえ、この発明の目的は上述のような従来の半導体
記憶装置の有する問題を除去し、アクセス時間を大幅に
短縮することができ、高速読出を達成することのできる
半導体記憶装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、読出専用のデータ線
対と書込専用のデータ線対とを別々に設け、読出専用デ
ータ線対を、各々が、所定数のビット線対に共通に設け
られる複数の副データ線対と、複数の副データ線対に共
通に設けられる１対の主データ線対とから構成し、各ビ
ット線対と副データ線対との間に、副データ線対を出力
ノードとし、ビット線対電位をその入力信号とするカレ
ントミラー型増幅器を設けたものである。このカレント
ミラー型増幅器はコラムデコーダ出力により活性化され
る。

［作用］ カレントミラー型増幅器は、選択ビット線上の微小信号
電位差をビット線電位に悪影響を及ぼすことなく高速で
増幅し、出力ノード（副データ線対）を介して主データ
線対に伝達する。したがって、センスアンプ活性化前に
、主データ線上に選択メモリセルの情報を確実に読出す
ことができ、データ読出時におけるアクセス時間の大幅
な短縮が可能となる。

［発明の実施例］ 以下、この発明の一実施例について図面を参照して説明
する。以下の説明において、第４図に示される従来の半
導体記憶装置と同一または相当部分には同一の参照番号
が付されている。

第１図はこの発明の一実施例である半導体記憶装置の主
要部の構成を概略的に示す図である。第１図を参照して
ビット線対ＢＬ、ＢＬには、従来と同様にフリップフロ
ップ型センスアンプ２．３、プリチャージ／イコライズ
回路手段６．１トランジスタ・１キヤパシタ型のメモリ
セル１が接続される。また、ビット線対ＢＬ、ＢＬには
、コラムデコーダ（図示せず）からのビット線対選択信
号（コラムデコード信号）Ｙに応答してオン状態となる
ＭＩＳトランジスタＱＩＯ，Ｑｌｌが設けられている。

また、従来と同様にセンスアンプ２を活性化するための
信号を発生するセンスアンプ活性化用トランジスタＱ５
、センスアンプ３を活性化するための信号を発生するセ
ンスアンプ活性化トランジスタＱ６がそれぞれ設けられ
ている。第１図をさらに参照すると、半導体記憶装置の
アクセス時間を短縮化するために、書込データのみを伝
送するデータ線対と読出データのみを伝達するためのデ
ータ線対とが別々に設けられる構成となっている。

すなわち、データの書込は、データ書込回路から書込専
用データ線対ＩＬ、ＩＬＳＭＩＳトランジスタＱ１２，
０１３を介して行なわれ、一方データ読出は読出データ
専用副データ線対ＯＬｓ、ＯＬｓおよび読出データ専用
主データ線対ＯＬｍ。

ＯＬｍを介して行なわれる構成となっている。

書込専用データ線対ＩＬ、ＩＬは、書込指示信号Ｗに応
答してオン状態となるＭＩＳトランジスタＱ１２．Ｑ１
３を介して選択ビット線対と接続される構成となってい
る。すなわち、コラムデコーダ出力Ｙに応答してオン状
態となるＱＩＯ，Ｑｌｌと書込専用データ線対ＩＬ、Ｉ
Ｌとの間に、書込動作時においてのみオン状態となるト
ランジスタＱ１２．Ｑ１３がそれぞれ設けられている。

データ読出経路としては、ビット線対ＢＬ、ＢＬ上の信
号電位を検知増幅するためにカレントミラー型増幅器が
設けられる。この増幅器はトランジスタＱ１４〜ＱＱ１
９から構成され、ビット線対ＢＬ、ＢＬはその入力ゲー
トに接続され、出力ノードが読出専用副データ線対ＯＬ
ｓ、ＯＬｓを構成している。

゛　　より特定的にいえば、カレントミラー型増幅器は
、たとえば電源電位Ｖｃｃがその一方導通端子が接続さ
れ、その他方導通端子が副データ線ＯＬＳに接続される
ＰチャネルＭＩＳトランジスタＱ１４と、その一方導通
端子がたとえば電源電位ＶＣＣに接続され、その他方導
通端子がそのゲートおよびトランジスタＱ１４のゲート
に接続されかつ副データ線ＯＬｓに接続されるＰチャネ
ルＭｌＳトランジスタＱ１５と、その一方導通端子が副
データ線ＯＬｓに接続され、そのゲートがビット線ＢＬ
に接続されるＮチャネルＭＩＳトランジスタＱ１６と、
その一方導通端子が副データ線ＯＬＳに接続され、その
ゲートがビット線ＢＬに接続されるＮチャネルＭＩＳ）
ランジスタＱ１７と、コラムデコーダ（図示せず）から
のビット線対選択信号Ｙに応答してオン状態となり、ト
ランジスタＱ１６．Ｑ１７の他方導通端子をともにノー
ドＮ３を介して接地電位に接続し、この増幅器を活性化
するためのＮチャネルＭＩＳトランジスタＱ１８、Ｑ１
９とから構成される。

トランジスタＱ１６．Ｑ１７のゲートの入力インピーダ
ンスは極めて大きいため、ビット線ＢＬ。

ＢＬ上の信号電位差に悪影響を何ら及ぼすことなく活性
化時には、該ビット線対上の信号電位差を高速で増幅し
て出力ノード、すなわち副データ線対ＯＬｓ、ＯＬｓ上
に伝達する。ここでカレントミラー型回路を用いている
のは、低電力損失性およびその高速動作性ならびにビッ
ト線と副データ線との電気的分離性による。

また、第１図からみられるように、副データ線対ＯＬｓ
、ＯＬｓには、所定数のビット線対７が接続され、１つ
のブロック８を構成している。メモリセルアレイ構成に
おいて、このブロック８が複数個設けられ、各ブロック
８からの出力は共通の読出専用主データ線対ＯＬ　ｍ、
　ＯＬ　ｍに伝達される構成となっている。この構成と
することにより、出力ノードを構成する副データ線対Ｏ
Ｌｓ。

ＯＬｓの負荷容量を小さくすることができ、増幅動作の
確実性および高速性を確保することができる。

第２図はこの発明の一実施例である半導体記憶装置の動
作を示す信号波形図であり、第１図に示される符号と同
一の符号は対応する部分の信号電位変化を示している。

以下、第１図および第２図を参照してこの発明の一実施
例である半導体記憶装置の動作について説明する。

まず読出動作について説明する。まず、書込指示信号Ｗ
はローレベルにあり、書込専用データ線対はビット線対
と切離されている。時刻Ｔ１以前においては、イコライ
ズ信号ＥＱがハイレベルにあるため、ＭＩＳトランジス
タＱ７〜Ｑ９はすべてオン状態にあり、ビット線ＢＬ、
ＢＬはそれぞれ所定のプリチャージ電位ＶＢＬにプリチ
ャージされている。また一方において、このとき読出専
用主データ線対ＯＬｍ、ＯＬｍおよび読出専用副データ
線対ＯＬｓ、ＯＬｓもそれぞれたとえば電源電位Ｖｃｃ
にプリチャージされている。

時刻Ｔ１において、イコライズ信号ＥＱがハイレベルか
らローレベルに低下すると、イコライズ／プリチャージ
回路部６のトランジスタＱ７〜Ｑ９がすべてオフ状態と
なり、これにより各ビット線ＢＬ、ＢＬは共にフローテ
ィング状態となる。

時刻Ｔ２において、外部から与えられるアドレス信号に
応答して１本のワード線ＷＬが選択され、ワード線ＷＬ
電位がローレベルからハイレベルに移行すると、メモリ
セル１のトランジスタＱＯがオン状態となる。今、メモ
リセル１が情報″１”を記憶している場合、第２図の実
線で示すように、ビット線ＢＬ上の電位がわずかに上昇
する。このとき、外部アドレス信号に応答して、コラム
デコーダ（図示せず）からのビット線対選択信号Ｙを時
刻Ｔ１においてローレベルからハイレベルへ移行させる
と、トランジスタＱ１８．Ｑ１９がオン状態となり、ト
ランジスタＱ１４〜Ｑ１９からなるカレントミラー型増
幅器が活性化される。したがって、時刻Ｔ２においてワ
ード線ＷＬ電位がローレベルからハイレベルになり、ビ
ット線ＢＬ上の信号電位がわずかに上昇し、一方ビット
線ＢＬの電位がわずかに下降すると、このカレントミラ
ー型増幅器が直ちにその電位差を増幅し、副データ線Ｏ
Ｌｓ電位をプリチャージ電位から接地電位に放電する。

この副データ線対ＯＬｓ、ＯＬｓ上に現われた信号電位
は主データ線対ＯＬｍ、ＯＬｍ上に伝達される。これに
より、センスアンプ２゜３を活性化する前にデータを読
出すことが可能となり、高速アクセスを実現することが
できる。このとき、ビット線対ＢＬ、ＢＬは読出専用副
データ線対ＯＬｓ、ＯＬｓとトランジスタＱ１６．Ｑ１
７の高インピーダンスを介して接続されているため、読
出専用副データ線対ＯＬｓ、ＯＬｓが有する負荷容量お
よびその信号電位がビット線対ＢＬ、ＢＬ上の信号電位
に何ら悪影響を及ぼすことはない。また、副データ線対
ＯＬｓ、ＯＬｓは所定数のビット線対ブロック７に対し
て共通に設けられているだけであり、その負荷容量は小
さく、ビット線対ＢＬ、ＢＬ上の信号電位に応じた出力
信号を高速で出力ノードＯＬ　ｓ、ＯＬ　ｓに伝達する
ことができる。

この後、時刻Ｔ３においてセンスアンプ活性化信号ｓｏ
、ｓｏをそれぞれ活性状態へ移行させ、トランジスタＱ
５．Ｑ６をオン状態としてセンスアンプ２，３を活性化
させる。これにより、ビット線ＢＬ、ＢＬ上の信号電位
差がさらに増幅される。このセンスアンプ２，３による
増幅動作は読出情報をメモリセル１へ再書込するリスト
ア動作のために行なわれる。

時刻Ｔ５において、選択されたワード線ＷＬ電位および
コラムデコーダ出力Ｙがハイレベルからローレベルへ移
行すると、カレントミラー型増幅器も不活性状態となり
、副データ線対ＯＬｓ、ＯＬｓおよび主データ線対ＯＬ
ｍ、ＯＬｍは所定のプリチャージ電位に復帰する。

次に時刻Ｔ６において、センスアンプ活性化信号ｓｏ、
ｓｏが不活性状態へ移行し、かつイコライズ信号ＥＱが
ハイレベルへ立上がると、各ビット線ＢＬ、ＢＬのプリ
チャージおよび°イコライズが行なわれ、１つのメモリ
サイクルが終了する。

なお、時刻Ｔ２においては、コラムデコーダからのビッ
ト線対選択信号Ｙがハイレベルになると、トランスファ
ゲートトランジスタＱＩＯ，Ｑｌｌも同時にオン状態へ
と移行する。しかしながら、データ読出時においては、
書込指示信号Ｗはローレベルにあるため、トランジスタ
Ｑ１２．Ｑ１３はオフ状態にあり、書込専用データ線対
ＩＬ、ＩＬがデータ読出動作に影響を及ぼすことはない
。

なお、上記実施例においては選択されたメモリセル１が
情報“１”を有している場合について説明したが、選択
されたメモリセル１が情報′０”を有している場合には
、第２図において破線で示す信号波形図が現われる。

また、上述の実施例においては、データ線対ＯＬｓ、Ｏ
ＬｓおよびＯＬｍ、ＯＬｍのプリチャージ電位が電源電
位レベルに設定されているが、主データ線対のプリチャ
ージレベルは電源電位レベルに設定せずに従来と同様に
中間電位、たとえばＶ［ＩＬに設定しても上記実施例と
同様の効果が得られる。

また、上述の構成において、１組の副データ線対ＯＬｓ
、ＯＬｓに対しビット線対とカレントミラー増幅器の一
部を含むブロック７が複数組並列に接続されているため
、複数組のＮチャネルＭＩＳトランジスタＱ１６．Ｑ１
７が１組の副データ線対ＯＬｓ、ＯＬｓに並列に接続さ
れることになり、多くのゲート容量が接続されることに
なり、カレントミラー型増幅器の負荷容量が大となる。

しかしながら、各続出専用副データ線対には所定数のビ
ット線対ブロック７のみが接続され、各副データ線対に
それぞれカレントミラー型増幅器を設ける構成としてい
るため、１組の続出専用副データ線対の負荷容量を低減
することができ、高速動作が実現されている。

次にデータ書込動作について概略的に示す。このとき、
データ書込回路（明確には図示せず）から外部書込デー
タが相補の形（たとえばＤＩＮ。

Ｄ＋　Ｎ　）で書込専用データ線対ＩＬ、ＩＬへ伝達さ
れる。この書込動作時においては、書込指示信号Ｗがハ
イレベルにあるため、トランジスタＱ１２．０１３がオ
ン状態となっている。したがって、時刻Ｔ４においてコ
ラムデコーダ出力Ｙにより選択されたビット線対がデー
タ書込専用データ線対ＩＬ、ＩＬと接続されることにな
り、選択されたメモリセルへのデータの書込が可能とな
る。ここで第２図の波形図においては、データ書込時に
おいては、コラムデコーダ出力Ｙは時刻Ｔ４においてハ
イレベルへ移行するように示されている。このような書
込時とデータ読出時におけるコラムデコーダ出力Ｙの活
性状態への意向のシフトは、書込指示信号Ｗとコラムア
ドレスストローブ信号ＣＡＳとに基づいて容易に実現す
ることができる。

また、上記実施例においては、データ読出時においてコ
ラムデコーダ出力Ｙは、イコライズ信号ＥＱのローレベ
ルへの移行と同時にハイレベルへ移行するように説明さ
れているが、このコラムデコーダ出力Ｙのハイレベルへ
の移行は、この第２図に示される動作タイミングに限定
されず、ワード線ＷＬのハイレベルの移行と同時にコラ
ムデコーダ出力をハイレベルへ移行させる構成としても
よい。いずれの構成にしても、このカレントミラー型増
幅器の活性タイミングを与えるコラムデコーダ出力Ｙの
ハイレベルへの移行は、実用に供される半導体記憶装置
の動作特性などを考慮して適当に決められる動作パラメ
ータである。

また、第２図に示す動作波形図においては、データ書込
時において、コラムデコーダ出力Ｙが時刻Ｔ４において
活性状態、すなわち第２図の１点鎖線で示すようにハイ
レベルへ移行しているが、このハイレベルへの移行タイ
ミングは時刻Ｔ４に限定されず、時刻Ｔ２において行な
っても書込動作を確実に行なうことができる。

さらに上記実施例においては、カレントミラー型増幅器
をトランジスタＱ１４．Ｑ１５が電ａｉｌＸ電位Ｖｃｃ
に接続され、トランジスタ０１８．Ｑ１９が接地電位に
接続される構成を示しているが、この接続される電源電
位および各トランジスタの極性は図示の構造に限定され
ず、適用される半導体記憶装置の構造に応じて適当に選
択されるべきものである。また、上述の構成ではカレン
トミラー型増幅器はデータ書込時にも活性化される。し
かし、電力消費の観点からカレントミラー型増幅器を読
出時にのみ活性化することもできる。これは、書込指示
信号Ｗとコラムデコード信号ＹとのＡＮＤをとる構成に
より容易に実現できる。

第３図は第１図に示される構造を備えた半導体記憶装置
の全体の概略構成を示す図である。第３図を参照して、
この発明による半導体記憶装置は、折返しビット線構造
を有するメモリセルアレイ１００と、外部アドレスを受
けるアドレスバッファ１０１からの内部行アドレス信号
をデコードしてメモリセルアレイから１行のメモリセル
を選択する（すなわち１本のワード線を選択する）Ｘデ
コーダ１０２と、アドレスバッファ１０１からの内部列
アドレス信号に応答して、１対のビット線を選択するた
めのビット線対選択信号Ｙを出力するＹデコーダ（コラ
ムデコーダ）１０３と、所定数のビット線対からなるビ
ット線ブロックごとに設けられる読出専用副データ線対
および各副データ線対に共通に設けられる続出専用副デ
ータ線対と、各ビット線対に設けられるカレントミラー
型増幅器とからなる（カレントミラーアンプ＋出力線）
ブロック１０４と、ブロック１０４からの読出データを
さらに増幅するためのプリアンプ１０５と、プリアンプ
１０５からの読出情報を外部端子へ出力するための読出
バッファ１０６と、書込データＤＩＮから内部書込デー
タを発生して入力ブロック１０７に含まれるデータ入力
線対ＩＬ、ＩＬへ伝達するための書込バッファ１０８と
から構成される。書込指示信号Ｗは端子１０９を介して
所要の各回路部分へ伝達される。この構成は単なる一例
であり、他の構成も勿論適用可能である。

［発明の効果コ 以上のようにこの発明によれば、続出専用のデータ線対
と書込専用のデータ線対とを別々に設け、読出専用デー
タ線対を、所定数のビット線対に対応して設けられる読
出専用副データ線対と、各副データ線対に共通に設けら
れる１対の読出専用主データ線対とから構成し、各読出
専用副データ線対がカレントミラー型増幅器の出力ノー
ドを構成し、このカレントミラー型増幅器の入力ゲート
にビット線対が接続されるように構成しているので、ワ
ード線の立上がり直後においても、ビット線対上の微小
信号電位差を増幅して読出すことが可能となり、データ
読出時におけるアクセス時間を大幅に短縮することがで
き、高速読出を実現することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置にお
ける主要部の構成を概略的に示す図である。第２図はこ
の発明の一実施例である半導体記憶装置の動作を示す信
号波形図である。第３図はこの発明の一実施例である半
導体記憶装置の全体の概略構成を例示する図である。第
４図は従来の半導体記憶装置における１対のビット線お
よびそれに関連する回路部分の構成を概略的に示す図で
ある。第５図は従来の半導体記憶装置における動作を示
す信号波形図である。 図において、１はメモリセル、２，３はフリップフロッ
プ型センスアンプ、４．５はセンスアンプ活性化信号発
生回路部、６はイコライズ／プリチャージ回路部分、７
はビット線対ブロック、８は所定数のビット線対の読出
専用副データ線対およびカレントミラー型増幅器からな
るブロック、専用主データ線、ＢＬ、ＢＬはビット線、
Ｑ１４゜Ｑ１５．Ｑ１６．Ｑ１７．Ｑ１８．Ｑ１９はカ
レントミラー型増幅器を構成するＭＩＳトランジスタで
ある。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 行および列状に配置される複数のメモリセルと、前記メ
   モリセルから１行を選択するための複数のワード線と、
   前記メモリセルの１列を選択するための複数のビット線
   とを有し、前記複数のビット線が折返しビット線対を構
   成するように配設された半導体記憶装置であって、 データ書込時に選択ビット線対と接続されて書込データ
   のみを伝達する１対の書込データ伝達線と、 前記ビット線対の各々に設けられ、ビット線対選択信号
   に応答して活性化され、選択されたビット線対電位を入
   力信号として差動的に増幅するカレントミラー型増幅回
   路手段と、各々が、前記カレントミラー型増幅回路手段
   の出力ノードを構成しかつ所定数のビット線対に共通に
   設けられる複数の副読出データ線対と、前記複数の副読
   出データ線対上の信号を受けて、読出データを伝達する
   １組の主読出データ線対とを備える、半導体記憶装置。