JPH04219689A - 半導体記憶装置およびその読出方法 - Google Patents
半導体記憶装置およびその読出方法Info
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- JPH04219689A JPH04219689A JP3082348A JP8234891A JPH04219689A JP H04219689 A JPH04219689 A JP H04219689A JP 3082348 A JP3082348 A JP 3082348A JP 8234891 A JP8234891 A JP 8234891A JP H04219689 A JPH04219689 A JP H04219689A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
しさらに特定的には、各ビット線対に現われる電位差を
増幅することにより読出情報を検知するような半導体記
憶装置に関する。
しさらに特定的には、各ビット線対に現われる電位差を
増幅することにより読出情報を検知するような半導体記
憶装置に関する。
【０００２】
【従来の技術】図９は、従来の一般的なダイナミック・
ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）
の全体の構成を示すブロック図である。図において、半
導体チップ１の外周には、信号入力端子２，３および４
が設けられている。信号入力端子２からは、ロウアドレ
ス信号ＲＡとコラムアドレス信号ＣＡとが時分割態様で
入力される。信号入力端子３からは、ロウアドレススト
ローブ信号／ＲＡＳが入力される。信号入力端子４から
は、コラムアドレスストローブ信号／ＣＡＳが入力され
る。ロウアドレスバッファ５は、入力されるロウアドレ
ス信号をロウアドレスストローブ信号／ＲＡＳに同期し
て取込み、保持する。コラムアドレスバッファ６は、入
力されるコラムアドレス信号をコラムアドレスストロー
ブ信号／ＣＡＳに同期して取込み、保持する。ロウアド
レスバッファ５に保持されたロウアドレス信号ＲＡ０〜
ＲＡｎは、ロウアドレスデコーダＲＤに与えられる。ロ
ウデコーダＲＤは、与えられたロウアドレス信号ＲＡ０
〜ＲＡｎをデコードして、メモリセルアレイＭＣＡにお
ける１本のワード線を選択的に駆動する。ロウアドレス
信号ＲＡ０〜ＲＡｎのうち、最下位ビット信号ＲＡ０が
選択回路７に与えられる。この選択回路７は、最下位ビ
ット信号ＲＡ０に応答して、ダミーワード線ＤＷＬｅお
よびＤＷＬｏのいずれかを選択的に駆動する。これらダ
ミーワード線ＤＷＬｅおよびＤＷＬｏは、メモリセルア
レイＭＣＡに接続されている。メモリセルアレイＭＣＡ
には、複数のワード線と交差して複数組のビット線対Ｂ
Ｌ，／ＢＬが設けられている。各ビット線対には、たと
えば図１１に示すような構成のセンスアンプＳＡが設け
られている。また、各ビット線対ＢＬ，／ＢＬは、Ｎチ
ャネルＭＯＳトランジスタからなるトランスファゲート
Ｑ１，Ｑ２を介してデータ入出力線対ＩＯ，／ＩＯに接
続されている。一方、コラムアドレスバッファ６に保持
されたコラムアドレス信号ＣＡ０〜ＣＡｎは、コラムデ
コーダＣＤに与えられる。このコラムデコーダＣＤは、
与えられたコラムアドレス信号ＣＡ０〜ＣＡｎをデコー
ドして、複数組のトランスファゲート対Ｑ１，Ｑ２の中
から、１組のトランスファゲート対を選択的にオン状態
にする。データ入出力線対ＩＯ，／ＩＯは、ＩＯバッフ
ァ８に接続されている。このＩＯバッファ８は、半導体
チップ１の外周に設けられたデータ入出力端子９と接続
されている。すなわち、ＩＯバッファ８は、データ入出
力端子９とデータ入出力線対ＩＯ，／ＩＯとの間で、デ
ータの入出力を行なう。
ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）
の全体の構成を示すブロック図である。図において、半
導体チップ１の外周には、信号入力端子２，３および４
が設けられている。信号入力端子２からは、ロウアドレ
ス信号ＲＡとコラムアドレス信号ＣＡとが時分割態様で
入力される。信号入力端子３からは、ロウアドレススト
ローブ信号／ＲＡＳが入力される。信号入力端子４から
は、コラムアドレスストローブ信号／ＣＡＳが入力され
る。ロウアドレスバッファ５は、入力されるロウアドレ
ス信号をロウアドレスストローブ信号／ＲＡＳに同期し
て取込み、保持する。コラムアドレスバッファ６は、入
力されるコラムアドレス信号をコラムアドレスストロー
ブ信号／ＣＡＳに同期して取込み、保持する。ロウアド
レスバッファ５に保持されたロウアドレス信号ＲＡ０〜
ＲＡｎは、ロウアドレスデコーダＲＤに与えられる。ロ
ウデコーダＲＤは、与えられたロウアドレス信号ＲＡ０
〜ＲＡｎをデコードして、メモリセルアレイＭＣＡにお
ける１本のワード線を選択的に駆動する。ロウアドレス
信号ＲＡ０〜ＲＡｎのうち、最下位ビット信号ＲＡ０が
選択回路７に与えられる。この選択回路７は、最下位ビ
ット信号ＲＡ０に応答して、ダミーワード線ＤＷＬｅお
よびＤＷＬｏのいずれかを選択的に駆動する。これらダ
ミーワード線ＤＷＬｅおよびＤＷＬｏは、メモリセルア
レイＭＣＡに接続されている。メモリセルアレイＭＣＡ
には、複数のワード線と交差して複数組のビット線対Ｂ
Ｌ，／ＢＬが設けられている。各ビット線対には、たと
えば図１１に示すような構成のセンスアンプＳＡが設け
られている。また、各ビット線対ＢＬ，／ＢＬは、Ｎチ
ャネルＭＯＳトランジスタからなるトランスファゲート
Ｑ１，Ｑ２を介してデータ入出力線対ＩＯ，／ＩＯに接
続されている。一方、コラムアドレスバッファ６に保持
されたコラムアドレス信号ＣＡ０〜ＣＡｎは、コラムデ
コーダＣＤに与えられる。このコラムデコーダＣＤは、
与えられたコラムアドレス信号ＣＡ０〜ＣＡｎをデコー
ドして、複数組のトランスファゲート対Ｑ１，Ｑ２の中
から、１組のトランスファゲート対を選択的にオン状態
にする。データ入出力線対ＩＯ，／ＩＯは、ＩＯバッフ
ァ８に接続されている。このＩＯバッファ８は、半導体
チップ１の外周に設けられたデータ入出力端子９と接続
されている。すなわち、ＩＯバッファ８は、データ入出
力端子９とデータ入出力線対ＩＯ，／ＩＯとの間で、デ
ータの入出力を行なう。
【０００３】さらに、信号入力端子３および４から入力
されたロウアドレスストローブ信号／ＲＡＳおよびコラ
ムアドレスストローブ信号／ＣＡＳは、クロック発生回
路１０に与えられる。このクロック発生回路１０は、与
えられたロウアドレスストローブ信号／ＲＡＳおよびコ
ラムアドレスストローブ信号／ＣＡＳに応答して、クロ
ック信号ＢＬＰＲ，φｓおよび／φｓを出力する。クロ
ック信号ＢＬＰＲは、メモリセルアレイＭＣＡに与えら
れる。クロック信号φｓ，／φｓは、それぞれ、センス
アンプＳＡの活性および非活性を切換えるトランジスタ
１１，１２のゲートに与えられる。
されたロウアドレスストローブ信号／ＲＡＳおよびコラ
ムアドレスストローブ信号／ＣＡＳは、クロック発生回
路１０に与えられる。このクロック発生回路１０は、与
えられたロウアドレスストローブ信号／ＲＡＳおよびコ
ラムアドレスストローブ信号／ＣＡＳに応答して、クロ
ック信号ＢＬＰＲ，φｓおよび／φｓを出力する。クロ
ック信号ＢＬＰＲは、メモリセルアレイＭＣＡに与えら
れる。クロック信号φｓ，／φｓは、それぞれ、センス
アンプＳＡの活性および非活性を切換えるトランジスタ
１１，１２のゲートに与えられる。
【０００４】図１０は、図９に示す従来のＤＲＡＭにお
けるメモリセルアレイとその周辺回路とを抜出してより
詳細に示した回路図である。図１０において、メモリセ
ルアレイＭＣＡには、複数のワード線ＷＬと交差するよ
うに複数組のビット線対ＢＬ，／ＢＬが配置されている
。各ビット線対ＢＬ，／ＢＬと各ワード線ＷＬとの交点
には、メモリセルＭＣが接続されている。各メモリセル
ＭＣは、ＮチャネルＭＯＳトランジスタからなるトラン
スファゲートＴＧと、“Ｈ”レベルまたは“Ｌ”レベル
の情報が電荷の状態で蓄積されるメモリセル容量Ｃｓと
を含む。各メモリセルＭＣのメモリセル容量Ｃｓの一方
の電極（セルプレート電極）には、セルプレート線ＣＰ
Ｌを介して共通の電源（図示せず）から電圧Ｖｃｐが印
加されている。また、ビット線対ＢＬ，／ＢＬに交差す
るようにダミーワード線ＤＷＬ０，ＷＤＬ１が配置され
ている。ダミーワード線ＤＷＬ０と各ビット線ＢＬとの
交点にはダミーセルＤＣ０が設けられ、 ダミーワー
ド線ＤＷＬ１と各ビット線／ＢＬとの交点にはダミーセ
ルＤＣ１が設けられている。各ダミーセルＤＣ０および
ＤＣ１は、メモリセルＭＣと同じ構成を有しており、電
源電圧Ｖｃｃと接地電圧との中間電圧を保持している。
けるメモリセルアレイとその周辺回路とを抜出してより
詳細に示した回路図である。図１０において、メモリセ
ルアレイＭＣＡには、複数のワード線ＷＬと交差するよ
うに複数組のビット線対ＢＬ，／ＢＬが配置されている
。各ビット線対ＢＬ，／ＢＬと各ワード線ＷＬとの交点
には、メモリセルＭＣが接続されている。各メモリセル
ＭＣは、ＮチャネルＭＯＳトランジスタからなるトラン
スファゲートＴＧと、“Ｈ”レベルまたは“Ｌ”レベル
の情報が電荷の状態で蓄積されるメモリセル容量Ｃｓと
を含む。各メモリセルＭＣのメモリセル容量Ｃｓの一方
の電極（セルプレート電極）には、セルプレート線ＣＰ
Ｌを介して共通の電源（図示せず）から電圧Ｖｃｐが印
加されている。また、ビット線対ＢＬ，／ＢＬに交差す
るようにダミーワード線ＤＷＬ０，ＷＤＬ１が配置され
ている。ダミーワード線ＤＷＬ０と各ビット線ＢＬとの
交点にはダミーセルＤＣ０が設けられ、 ダミーワー
ド線ＤＷＬ１と各ビット線／ＢＬとの交点にはダミーセ
ルＤＣ１が設けられている。各ダミーセルＤＣ０および
ＤＣ１は、メモリセルＭＣと同じ構成を有しており、電
源電圧Ｖｃｃと接地電圧との中間電圧を保持している。
【０００５】また、各ビット線対ＢＬ，／ＢＬには、セ
ンスアンプＳＡが接続されている。複数のワード線ＷＬ
は、ロウデコーダＲＤに接続されている。ダミーワード
線ＤＷＬ０，ＤＷＬ１は、選択回路７に接続されている
。ビット線対ＢＬ，／ＢＬはＮチャネルＭＯＳトランジ
スタからなるトランスファゲートＱ１，Ｑ２を介してデ
ータ入出力線対ＩＯ，／ＩＯに接続されている。トラン
スファゲートＱ１，Ｑ２のゲートは、コラムデコーダＣ
Ｄに接続されている。
ンスアンプＳＡが接続されている。複数のワード線ＷＬ
は、ロウデコーダＲＤに接続されている。ダミーワード
線ＤＷＬ０，ＤＷＬ１は、選択回路７に接続されている
。ビット線対ＢＬ，／ＢＬはＮチャネルＭＯＳトランジ
スタからなるトランスファゲートＱ１，Ｑ２を介してデ
ータ入出力線対ＩＯ，／ＩＯに接続されている。トラン
スファゲートＱ１，Ｑ２のゲートは、コラムデコーダＣ
Ｄに接続されている。
【０００６】また、各ビット線ＢＬは、ＮチャネルＭＯ
ＳトランジスタからなるトランスファゲートＴＥＱ１を
介してプリチャージ線１３に接続されている。各ビット
線／ＢＬは、ＮチャネルＭＯＳトランジスタからなるト
ランスファゲートＴＥＱ２を介してプリチャージ線１３
に接続されている。プリチャージ線１３には、Ｖｃｃ／
２のプリチャージ電圧が印加されている。各トランスフ
ァゲートＴＥＱ１，ＴＥＱ２のゲートには、図９に示す
クロック発生回路１０からクロック信号ＢＬＰＲが印加
される。
ＳトランジスタからなるトランスファゲートＴＥＱ１を
介してプリチャージ線１３に接続されている。各ビット
線／ＢＬは、ＮチャネルＭＯＳトランジスタからなるト
ランスファゲートＴＥＱ２を介してプリチャージ線１３
に接続されている。プリチャージ線１３には、Ｖｃｃ／
２のプリチャージ電圧が印加されている。各トランスフ
ァゲートＴＥＱ１，ＴＥＱ２のゲートには、図９に示す
クロック発生回路１０からクロック信号ＢＬＰＲが印加
される。
【０００７】データの読出時には、ロウデコーダＲＤに
よって１本のワード線ＷＬが選択され、その電位が“Ｈ
”レベルに立上げられる。これにより、そのワード線Ｗ
Ｌに接続されたメモリセルＭＣ内のデータがビット線Ｂ
Ｌまたは／ＢＬ上に読出される。たとえば、ビット線Ｂ
Ｌ上にデータが読出されるときには、ダミーワード線Ｄ
ＷＬ１の電位が“Ｈ”レベルに立上げられてダミーセル
ＤＣ１内の電位がビット線／ＢＬ上に読出される。 これにより、ビット線／ＢＬの電位は基準電位Ｖｒｅｆ
となる。一方、ビット線ＢＬの電位はその基準電位Ｖｒ
ｅｆよりもわずかに高くなる。その後、ビット線ＢＬ，
／ＢＬ間の電位差がセンスアンプＳＡにより増幅される
。コラムデコーダＣＤによりいずれか１組のトランスフ
ァゲートＱ１，Ｑ２がオンされ、それに接続されるビッ
ト線対ＢＬ，／ＢＬ上のデータがデータ入出力線対ＩＯ
，／ＩＯ上に読出される。
よって１本のワード線ＷＬが選択され、その電位が“Ｈ
”レベルに立上げられる。これにより、そのワード線Ｗ
Ｌに接続されたメモリセルＭＣ内のデータがビット線Ｂ
Ｌまたは／ＢＬ上に読出される。たとえば、ビット線Ｂ
Ｌ上にデータが読出されるときには、ダミーワード線Ｄ
ＷＬ１の電位が“Ｈ”レベルに立上げられてダミーセル
ＤＣ１内の電位がビット線／ＢＬ上に読出される。 これにより、ビット線／ＢＬの電位は基準電位Ｖｒｅｆ
となる。一方、ビット線ＢＬの電位はその基準電位Ｖｒ
ｅｆよりもわずかに高くなる。その後、ビット線ＢＬ，
／ＢＬ間の電位差がセンスアンプＳＡにより増幅される
。コラムデコーダＣＤによりいずれか１組のトランスフ
ァゲートＱ１，Ｑ２がオンされ、それに接続されるビッ
ト線対ＢＬ，／ＢＬ上のデータがデータ入出力線対ＩＯ
，／ＩＯ上に読出される。
【０００８】ここで、データの読出時に各ビット線対Ｂ
Ｌ，／ＢＬ上に現われる電位について考察する。メモリ
セルＭＣのメモリセル容量Ｃｓの容量値をＣｓとする。 メモリセルＭＣに蓄えられる電荷は、“Ｈ”レベルのデ
ータが記憶されているとき（Ｖｃｃ書込時）にはＣｓ・
（Ｖｃｃ−Ｖｃｐ）となり、“Ｌ”レベルのデータが記
憶されているとき（０Ｖ書込時）にはＣｓ・（−Ｖｃｐ
）となる。また、Ｖｃｃ／２の電圧が書込まれたダミー
セルＤＣ０およびＤＣ１には、Ｃｓ・｛（Ｖｃｃ／２）
−Ｖｃｐ｝で表わされる電荷が蓄えられている。ビット
線対ＢＬ，／ＢＬが読出動作の前に、Ｖｃｃ／２の電位
にプリチャージされるものとすると、ビット線ＢＬ，／
ＢＬ上の電荷は、ＣＢ ・（Ｖｃｃ／２）となる。 なお、ＣＢ は、ビット線ＢＬまたは／ＢＬの浮遊容量
である。
Ｌ，／ＢＬ上に現われる電位について考察する。メモリ
セルＭＣのメモリセル容量Ｃｓの容量値をＣｓとする。 メモリセルＭＣに蓄えられる電荷は、“Ｈ”レベルのデ
ータが記憶されているとき（Ｖｃｃ書込時）にはＣｓ・
（Ｖｃｃ−Ｖｃｐ）となり、“Ｌ”レベルのデータが記
憶されているとき（０Ｖ書込時）にはＣｓ・（−Ｖｃｐ
）となる。また、Ｖｃｃ／２の電圧が書込まれたダミー
セルＤＣ０およびＤＣ１には、Ｃｓ・｛（Ｖｃｃ／２）
−Ｖｃｐ｝で表わされる電荷が蓄えられている。ビット
線対ＢＬ，／ＢＬが読出動作の前に、Ｖｃｃ／２の電位
にプリチャージされるものとすると、ビット線ＢＬ，／
ＢＬ上の電荷は、ＣＢ ・（Ｖｃｃ／２）となる。 なお、ＣＢ は、ビット線ＢＬまたは／ＢＬの浮遊容量
である。
【０００９】図１２は、図１０に示すＤＲＡＭから１組
のビット線対に関連する部分の構成を抜出して示した図
である。図１２において、たとえばビット線ＢＬにメモ
リセルＭＣからデータが読出され、ビット線／ＢＬにダ
ミーセルＤＣ１からの電位が読出された場合、ビット線
ＢＬの電位ＶＢＬおよびビット線／ＢＬの電位ＶＢＬ′
は、次式（１）および（２）より求められる。 ＣＢ ・（Ｖｃｃ／２）＋Ｃｓ・［｛（１／２）±（１
／２）｝Ｖｃｃ−Ｖｃｐ］＝ＣＢ ・ＶＢＬ＋Ｃｓ・Ｃ
ＢＬ
…（１）なお、上式（１）にお
いて、±の記号中＋はＶｃｃの書込時を示し、−は０Ｖ
の書込時を示している。
のビット線対に関連する部分の構成を抜出して示した図
である。図１２において、たとえばビット線ＢＬにメモ
リセルＭＣからデータが読出され、ビット線／ＢＬにダ
ミーセルＤＣ１からの電位が読出された場合、ビット線
ＢＬの電位ＶＢＬおよびビット線／ＢＬの電位ＶＢＬ′
は、次式（１）および（２）より求められる。 ＣＢ ・（Ｖｃｃ／２）＋Ｃｓ・［｛（１／２）±（１
／２）｝Ｖｃｃ−Ｖｃｐ］＝ＣＢ ・ＶＢＬ＋Ｃｓ・Ｃ
ＢＬ
…（１）なお、上式（１）にお
いて、±の記号中＋はＶｃｃの書込時を示し、−は０Ｖ
の書込時を示している。
【００１０】
ＣＢ ・（Ｖｃｃ／２）＋Ｃｓ・｛（Ｖｃｃ／２）
−Ｖｃｐ｝＝ＣＢ ・ＶＢＬ′＋Ｃｓ・ＶＢＬ′
…（２）上式（１）および（２）より、ビット線Ｂ
Ｌおよび／ＢＬ間の電位差ΔＶＢＬ（＝ＶＢＬ−ＶＢＬ
′）は、次式（３）のようになる。
−Ｖｃｐ｝＝ＣＢ ・ＶＢＬ′＋Ｃｓ・ＶＢＬ′
…（２）上式（１）および（２）より、ビット線Ｂ
Ｌおよび／ＢＬ間の電位差ΔＶＢＬ（＝ＶＢＬ−ＶＢＬ
′）は、次式（３）のようになる。
【００１１】
ΔＶＢＬ＝（Ｃｓ・Ｖｃｃ）／｛２（ＣＢ ＋Ｃｓ
）｝ …（３）ところで、近年
の技術の急速な進歩に伴ない、半導体記憶装置はますま
す微細化される傾向にある。半導体集積回路装置の高集
積化が進むと、必然的にメモリセルＭＣの面積も小さく
なり、メモリセル容量Ｃｓの容量値が減少する。しかし
ながら、従来のＤＲＡＭは、以上のように構成されてい
るので、高集積化が進み、メモリセル容量Ｃｓの容量値
が減少すると、読出電位差が小さくなってしまう。その
結果、ソフトエラー発生率が増大するという問題が生じ
ていた。また、読出マージンの低下を招き、ついにはセ
ンスアンプが誤動作するという問題も生じていた。
）｝ …（３）ところで、近年
の技術の急速な進歩に伴ない、半導体記憶装置はますま
す微細化される傾向にある。半導体集積回路装置の高集
積化が進むと、必然的にメモリセルＭＣの面積も小さく
なり、メモリセル容量Ｃｓの容量値が減少する。しかし
ながら、従来のＤＲＡＭは、以上のように構成されてい
るので、高集積化が進み、メモリセル容量Ｃｓの容量値
が減少すると、読出電位差が小さくなってしまう。その
結果、ソフトエラー発生率が増大するという問題が生じ
ていた。また、読出マージンの低下を招き、ついにはセ
ンスアンプが誤動作するという問題も生じていた。
【００１２】そこで、メモリセル容量を大きくするする
ことなくビット線対の読出電位差を大きくし得るような
半導体記憶装置が従来から提案されている。以下にその
ような従来技術を説明する。
ことなくビット線対の読出電位差を大きくし得るような
半導体記憶装置が従来から提案されている。以下にその
ような従来技術を説明する。
【００１３】図１３は、特開昭６０−１６４９８９号公
報に示された半導体記憶装置におけるメモリセルアレイ
の一部分の構成を示す回路図である。図において、ビッ
ト線ＢＬに属する各メモリセルＭＣは、それぞれのメモ
リセル容量Ｃｓのセルプレート電極がトランジスタ２１
を介してビット線／ＢＬに接続されている。また、ビッ
ト線／ＢＬに属する各メモリセルＭＣは、それぞれのメ
モリセル容量Ｃｓのセルプレート電極がトランジスタ２
２を介してビット線ＢＬに接続されている。各トランジ
スタ２１，２２のゲートは、それぞれ対応するワード線
に接続されている。
報に示された半導体記憶装置におけるメモリセルアレイ
の一部分の構成を示す回路図である。図において、ビッ
ト線ＢＬに属する各メモリセルＭＣは、それぞれのメモ
リセル容量Ｃｓのセルプレート電極がトランジスタ２１
を介してビット線／ＢＬに接続されている。また、ビッ
ト線／ＢＬに属する各メモリセルＭＣは、それぞれのメ
モリセル容量Ｃｓのセルプレート電極がトランジスタ２
２を介してビット線ＢＬに接続されている。各トランジ
スタ２１，２２のゲートは、それぞれ対応するワード線
に接続されている。
【００１４】図１４は、特開昭６０−２３９９９３号公
報に示された半導体記憶装置におけるメモリセルアレイ
の一部分の構成を示す回路図である。図において、ビッ
ト線ＢＬに属する各メモリセルＭＣは、それぞれのメモ
リセル容量Ｃｓのセルプレート電極がビット線／ＢＬに
接続されている。また、ビット線／ＢＬに属する各メモ
リセルＭＣは、それぞれのメモリセル容量Ｃｓのセルプ
レート電極がビット線ＢＬに接続されている。
報に示された半導体記憶装置におけるメモリセルアレイ
の一部分の構成を示す回路図である。図において、ビッ
ト線ＢＬに属する各メモリセルＭＣは、それぞれのメモ
リセル容量Ｃｓのセルプレート電極がビット線／ＢＬに
接続されている。また、ビット線／ＢＬに属する各メモ
リセルＭＣは、それぞれのメモリセル容量Ｃｓのセルプ
レート電極がビット線ＢＬに接続されている。
【００１５】図１３および図１４に示す半導体記憶装置
では、各メモリセルＭＣのメモリセル容量Ｃｓの一方お
よび他方電極が対応するビット線対の一方および他方の
ビット線に接続されている。そのため、メモリセルＭＣ
からデータが読出されるときに、ビット線ＢＬと／ＢＬ
との電位が互いに逆方向に変化し、読出電位差が増大す
る。したがって、ソフトエラー発生率を低減でき、また
読出マージンが増加し、誤動作の少ない半導体記憶装置
が得られるという利点を有する。
では、各メモリセルＭＣのメモリセル容量Ｃｓの一方お
よび他方電極が対応するビット線対の一方および他方の
ビット線に接続されている。そのため、メモリセルＭＣ
からデータが読出されるときに、ビット線ＢＬと／ＢＬ
との電位が互いに逆方向に変化し、読出電位差が増大す
る。したがって、ソフトエラー発生率を低減でき、また
読出マージンが増加し、誤動作の少ない半導体記憶装置
が得られるという利点を有する。
【００１６】その半面、図１３および図１４に示す半導
体記憶装置は、以下のような問題点を有する。
体記憶装置は、以下のような問題点を有する。
【００１７】
【発明が解決しようとする課題】まず、図１３に示す半
導体記憶装置は、各メモリセルＭＣが３つの素子で構成
されるので、メモリセルの面積が大きくなり、高集積化
を阻害するという問題点があった。また、図１３に示す
半導体記憶装置は、メモリセルＭＣからのデータの読出
終了後、メモリセルＭＣにデータを再書込する際に、セ
ンスアンプ（図示せず）の出力（大きな電位差を有して
いる）がそのままメモリセル容量Ｃｓに印加されるので
、メモリセル容量Ｃｓに高電界が印加され、メモリセル
容量Ｃｓの誘電膜が破壊される恐れがあるという問題点
があった。この後者の問題点を解消するために、メモリ
セル容量Ｃｓの誘電膜を厚くすることが考えられるが、
それではメモリセル容量Ｃｓの容量値が小さくなり、メ
モリセル容量の蓄積電荷量が減少してしまう。また、メ
モリセル容量Ｃｓに印加される電圧を何らかの方法で下
げることも考えられるが、それでは制御が複雑になって
しまう。
導体記憶装置は、各メモリセルＭＣが３つの素子で構成
されるので、メモリセルの面積が大きくなり、高集積化
を阻害するという問題点があった。また、図１３に示す
半導体記憶装置は、メモリセルＭＣからのデータの読出
終了後、メモリセルＭＣにデータを再書込する際に、セ
ンスアンプ（図示せず）の出力（大きな電位差を有して
いる）がそのままメモリセル容量Ｃｓに印加されるので
、メモリセル容量Ｃｓに高電界が印加され、メモリセル
容量Ｃｓの誘電膜が破壊される恐れがあるという問題点
があった。この後者の問題点を解消するために、メモリ
セル容量Ｃｓの誘電膜を厚くすることが考えられるが、
それではメモリセル容量Ｃｓの容量値が小さくなり、メ
モリセル容量の蓄積電荷量が減少してしまう。また、メ
モリセル容量Ｃｓに印加される電圧を何らかの方法で下
げることも考えられるが、それでは制御が複雑になって
しまう。
【００１８】一方、図１４に示す半導体記憶装置も、セ
ンスアンプ（図示せず）の出力がそのままメモリセル容
量Ｃｓに印加されるので、図１３に示す半導体記憶装置
と同様、メモリセル容量Ｃｓに高電界が印加されるとい
う問題点があった。
ンスアンプ（図示せず）の出力がそのままメモリセル容
量Ｃｓに印加されるので、図１３に示す半導体記憶装置
と同様、メモリセル容量Ｃｓに高電界が印加されるとい
う問題点があった。
【００１９】それゆえに、この発明の目的は、読出電位
差が大きく、しかも小面積で信頼性の高い半導体記憶装
置を提供することである。
差が大きく、しかも小面積で信頼性の高い半導体記憶装
置を提供することである。
【００２０】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、複数のワード線と、これらワード線と交差
し相補的なビット線対として配置された複数のビット線
と、ワード線とビット線とのそれぞれの交点に配置され
た複数のメモリセルと、それぞれがビット線対に対応す
る複数のセルプレート線とを備えている。各メモリセル
は、転送手段と、情報電荷を記憶するための容量とを備
えている。各メモリセルの容量は、対応する転送手段を
介して対応するビット線対の一方のビット線に接続され
た第１のプレートと、対応するセルプレート線に接続さ
れた第２のプレートとを有している。この発明にかかる
半導体記憶装置は、さらに、第１および第２のスイッチ
と、選択手段と、転送制御手段と、スイッチ制御手段と
を備えている。第１および第２のスイッチは、各ビット
線対における第１のビット線とセルプレート線との間お
よび各ビット線対における第２のビット線とセルプレー
ト線との間に接続され、各々が各ビット線対に接続され
た複数のメモリセルに共通である。選択手段は、特定の
メモリセルに対応するワード線およびビット線を選択す
る。転送制御手段は、選択手段に応答して、選択された
ビット線対の第１および第２のビット線の一方における
特定のメモリセルの転送手段を制御する。スイッチ制御
手段は、選択されたビット線対の第１および第２のビッ
ト線対の他方にセルプレート線を接続するべく第１およ
び第２のスイッチを制御する。
記憶装置は、複数のワード線と、これらワード線と交差
し相補的なビット線対として配置された複数のビット線
と、ワード線とビット線とのそれぞれの交点に配置され
た複数のメモリセルと、それぞれがビット線対に対応す
る複数のセルプレート線とを備えている。各メモリセル
は、転送手段と、情報電荷を記憶するための容量とを備
えている。各メモリセルの容量は、対応する転送手段を
介して対応するビット線対の一方のビット線に接続され
た第１のプレートと、対応するセルプレート線に接続さ
れた第２のプレートとを有している。この発明にかかる
半導体記憶装置は、さらに、第１および第２のスイッチ
と、選択手段と、転送制御手段と、スイッチ制御手段と
を備えている。第１および第２のスイッチは、各ビット
線対における第１のビット線とセルプレート線との間お
よび各ビット線対における第２のビット線とセルプレー
ト線との間に接続され、各々が各ビット線対に接続され
た複数のメモリセルに共通である。選択手段は、特定の
メモリセルに対応するワード線およびビット線を選択す
る。転送制御手段は、選択手段に応答して、選択された
ビット線対の第１および第２のビット線の一方における
特定のメモリセルの転送手段を制御する。スイッチ制御
手段は、選択されたビット線対の第１および第２のビッ
ト線対の他方にセルプレート線を接続するべく第１およ
び第２のスイッチを制御する。
【００２１】
【作用】この発明においては、選択されたメモリセルの
記憶情報が、対応する転送手段を介して選択されたビッ
ト線対の第１および第２のビット線の一方に読出される
。それとともに、スイッチ制御手段によって第１および
第２のスイッチが制御され、選択されビット線対の第１
および第２のビット線の他方にセルプレート線が接続さ
れる。これによって、選択されたビット線対における第
１および第２のビット線のそれぞれの電位が逆方向に変
化し、読出電位差が増大する。
記憶情報が、対応する転送手段を介して選択されたビッ
ト線対の第１および第２のビット線の一方に読出される
。それとともに、スイッチ制御手段によって第１および
第２のスイッチが制御され、選択されビット線対の第１
および第２のビット線の他方にセルプレート線が接続さ
れる。これによって、選択されたビット線対における第
１および第２のビット線のそれぞれの電位が逆方向に変
化し、読出電位差が増大する。
【００２２】また、この発明においては、各メモリセル
が転送手段と容量との２素子で構成されているため、メ
モリセルの面積が小さく、高集積化に適している。
が転送手段と容量との２素子で構成されているため、メ
モリセルの面積が小さく、高集積化に適している。
【００２３】さらに、この発明においては、各セルプレ
ート線は、第１または第２のスイッチ手段を介して対応
するビット線対における第１または第２のビット線に接
続され、この第１および第２のスイッチはスイッチ制御
手段によって制御されるため、スイッチ制御手段の制御
動作が終了後は、各セルプレート線とビット線との接続
が切離されるので、センスアンプの高電圧出力が各メモ
リセルの容量に直接印加されるのを防止することができ
る。その結果、高電圧によるメモリセル容量の誘電膜の
破壊を防止でき、信頼性の高い半導体記憶装置が得られ
る。
ート線は、第１または第２のスイッチ手段を介して対応
するビット線対における第１または第２のビット線に接
続され、この第１および第２のスイッチはスイッチ制御
手段によって制御されるため、スイッチ制御手段の制御
動作が終了後は、各セルプレート線とビット線との接続
が切離されるので、センスアンプの高電圧出力が各メモ
リセルの容量に直接印加されるのを防止することができ
る。その結果、高電圧によるメモリセル容量の誘電膜の
破壊を防止でき、信頼性の高い半導体記憶装置が得られ
る。
【００２４】
【実施例】図２は、この発明の一実施例にかかるＤＲＡ
Ｍの全体構成を示すブロック図である。なお、図２に示
す実施例は以下の点を除いて図９に示す従来のＤＲＡＭ
と同様の構成であり、相当する部分には同一の参照番号
を付し、その説明を省略する。
Ｍの全体構成を示すブロック図である。なお、図２に示
す実施例は以下の点を除いて図９に示す従来のＤＲＡＭ
と同様の構成であり、相当する部分には同一の参照番号
を付し、その説明を省略する。
【００２５】図２において、ロウアドレスバッファ５か
ら出力されるロウアドレス信号ＲＡ０〜ＲＡｎのうち、
最下位ビット信号ＲＡ０が選択回路７０に与えられる。 この選択回路７０は、最下位ビット信号ＲＡ０に応答し
て、制御信号線ＣＷＬｅおよびＣＷＬｏのいずれかを選
択的に駆動する。これら制御信号線ＣＷＬｅおよびＣＷ
Ｌｏは、メモリセルアレイＭＣＡ′に接続されている。
ら出力されるロウアドレス信号ＲＡ０〜ＲＡｎのうち、
最下位ビット信号ＲＡ０が選択回路７０に与えられる。 この選択回路７０は、最下位ビット信号ＲＡ０に応答し
て、制御信号線ＣＷＬｅおよびＣＷＬｏのいずれかを選
択的に駆動する。これら制御信号線ＣＷＬｅおよびＣＷ
Ｌｏは、メモリセルアレイＭＣＡ′に接続されている。
【００２６】信号入力端子３および４から入力されたロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳは、クロック発生回路１００
に与えられる。このクロック発生回路１００は、与えら
れたロウアドレスストローブ信号／ＲＡＳおよびコラム
アドレスストローブ信号／ＣＡＳに応答して、クロック
信号ＢＬＰＲ，ＣＰＰＲ，φｓおよび／φｓを出力する
。クロック信号ＢＬＰＲおよびＣＰＰＲは、メモリセル
アレイＭＣＡ′に与えられる。クロック信号φｓ，／φ
ｓは、それぞれ、センスアンプＳＡの活性および非活性
を切換えるトランジスタ１１，１２のゲートに与えられ
る。
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳは、クロック発生回路１００
に与えられる。このクロック発生回路１００は、与えら
れたロウアドレスストローブ信号／ＲＡＳおよびコラム
アドレスストローブ信号／ＣＡＳに応答して、クロック
信号ＢＬＰＲ，ＣＰＰＲ，φｓおよび／φｓを出力する
。クロック信号ＢＬＰＲおよびＣＰＰＲは、メモリセル
アレイＭＣＡ′に与えられる。クロック信号φｓ，／φ
ｓは、それぞれ、センスアンプＳＡの活性および非活性
を切換えるトランジスタ１１，１２のゲートに与えられ
る。
【００２７】図１は、図２に示す実施例からこの発明の
特徴となるメモリセルアレイ付近の構成を抜出してより
詳細に示した回路図である。図１において各セルプレー
ト線ＣＰＬの一端は、ＮチャネルＭＯＳトランジスタか
らなるトランスファゲートＴｏを介してビット線ＢＬに
接続されるとともに、同じくＮチャネルＭＯＳトランジ
スタからなるトランスファゲートＴｅを介してビット線
／ＢＬに接続される。これらトランスファゲートＴｏお
よびＴｅのゲートは、それぞれ制御信号線ＣＷＬｏおよ
びＣＷＬｅに接続されており、図２に示す選択回路７０
によってそのオンオフが制御される。
特徴となるメモリセルアレイ付近の構成を抜出してより
詳細に示した回路図である。図１において各セルプレー
ト線ＣＰＬの一端は、ＮチャネルＭＯＳトランジスタか
らなるトランスファゲートＴｏを介してビット線ＢＬに
接続されるとともに、同じくＮチャネルＭＯＳトランジ
スタからなるトランスファゲートＴｅを介してビット線
／ＢＬに接続される。これらトランスファゲートＴｏお
よびＴｅのゲートは、それぞれ制御信号線ＣＷＬｏおよ
びＣＷＬｅに接続されており、図２に示す選択回路７０
によってそのオンオフが制御される。
【００２８】また、各セルプレート線ＣＰＬの他端は、
ＮチャネルＭＯＳトランジスタからなるトランスファゲ
ートＴＥＱ３を介してプリチャージ線１３と接続される
。 このトランスファゲートＴＥＱ３は、図２に示すクロッ
ク発生回路１００からのクロック信号ＣＰＰＲによって
そのオンオフが制御される。プリチャージ線１３には、
プリチャージのための電圧Ｖｐｒが印加されている。な
お、セルプレート線ＣＰＬは、浮遊容量Ｃｃを有してい
る。
ＮチャネルＭＯＳトランジスタからなるトランスファゲ
ートＴＥＱ３を介してプリチャージ線１３と接続される
。 このトランスファゲートＴＥＱ３は、図２に示すクロッ
ク発生回路１００からのクロック信号ＣＰＰＲによって
そのオンオフが制御される。プリチャージ線１３には、
プリチャージのための電圧Ｖｐｒが印加されている。な
お、セルプレート線ＣＰＬは、浮遊容量Ｃｃを有してい
る。
【００２９】なお、本実施例は、図１から明らかである
ように、図１０に示す従来のＤＲＡＭで設けられていた
ダミーセルは不要である。
ように、図１０に示す従来のＤＲＡＭで設けられていた
ダミーセルは不要である。
【００３０】図３は、図１および図２に示す実施例の読
出時における動作を説明するためのタイミングチャート
である。以下、この図３を参照して、図１および図２に
示す実施例の動作を説明する。
出時における動作を説明するためのタイミングチャート
である。以下、この図３を参照して、図１および図２に
示す実施例の動作を説明する。
【００３１】読出時は、図３に示すように、予めクロッ
ク信号ＣＰＰＲとＢＬＰＲは、ともに“Ｈ”レベルにな
っている。これによって、トランスファゲートＴＥＱ１
〜ＴＥＱ３がいずれもオンしており、ビット線ＢＬ，／
ＢＬおよびセルプレート線ＣＰＬが電圧Ｖｐｒに充電さ
れている。その後、ロウアドレスストローブ信号／ＲＡ
Ｓが活性レベルすなわち“Ｌ”レベルになると、ロウデ
コーダＲＤがワード線を選択的に駆動する前に、クロッ
ク信号ＣＰＰＲおよびＢＬＰＲがともに“Ｌ”レベルに
なる。
ク信号ＣＰＰＲとＢＬＰＲは、ともに“Ｈ”レベルにな
っている。これによって、トランスファゲートＴＥＱ１
〜ＴＥＱ３がいずれもオンしており、ビット線ＢＬ，／
ＢＬおよびセルプレート線ＣＰＬが電圧Ｖｐｒに充電さ
れている。その後、ロウアドレスストローブ信号／ＲＡ
Ｓが活性レベルすなわち“Ｌ”レベルになると、ロウデ
コーダＲＤがワード線を選択的に駆動する前に、クロッ
ク信号ＣＰＰＲおよびＢＬＰＲがともに“Ｌ”レベルに
なる。
【００３２】ロウデコーダＲＤにより、いずれか１本の
ワード線ＷＬが選択されて、このワード線ＷＬの電位が
“Ｈ”レベルになると、このワード線ＷＬに接続されて
いる各メモリセルＭＣの記憶情報が、それぞれ対応する
ビット線ＢＬ（または／ＢＬ）に読出される。すなわち
、メモリセルＭＣにおけるトランスファゲートＴＧがオ
ンし、メモリセル容量Ｃｓとビット線ＢＬ（または／Ｂ
Ｌ）の浮遊容量ＣＢ との間で電荷の移動が生じ、ビッ
ト線ＢＬ（または／ＢＬ）の電位が変化する。ワード線
ＷＬの駆動ともに、制御信号線ＣＷＬｅ（またはＣＷＬ
ｏ）の電位が“Ｈ”レベルに立上げられる。これによっ
て、トランスファゲートＴｅ（またはＴｏ）がオンし、
セルプレート線ＣＰＬとビット線／ＢＬ（またはＢＬ）
とが接続される。その結果、メモリセル容量Ｃｓとビッ
ト線／ＢＬ（またはＢＬ）の浮遊容量ＣＢ との間で電
荷の移動が生じる。
ワード線ＷＬが選択されて、このワード線ＷＬの電位が
“Ｈ”レベルになると、このワード線ＷＬに接続されて
いる各メモリセルＭＣの記憶情報が、それぞれ対応する
ビット線ＢＬ（または／ＢＬ）に読出される。すなわち
、メモリセルＭＣにおけるトランスファゲートＴＧがオ
ンし、メモリセル容量Ｃｓとビット線ＢＬ（または／Ｂ
Ｌ）の浮遊容量ＣＢ との間で電荷の移動が生じ、ビッ
ト線ＢＬ（または／ＢＬ）の電位が変化する。ワード線
ＷＬの駆動ともに、制御信号線ＣＷＬｅ（またはＣＷＬ
ｏ）の電位が“Ｈ”レベルに立上げられる。これによっ
て、トランスファゲートＴｅ（またはＴｏ）がオンし、
セルプレート線ＣＰＬとビット線／ＢＬ（またはＢＬ）
とが接続される。その結果、メモリセル容量Ｃｓとビッ
ト線／ＢＬ（またはＢＬ）の浮遊容量ＣＢ との間で電
荷の移動が生じる。
【００３３】上記のように、ビット線ＢＬに属するメモ
リセルが選択されたときは、そのメモリセル容量Ｃｓの
セルプレート電極は、トランスファゲートＴｅを介して
反対側のビット線／ＢＬに接続される。逆に、ビット線
／ＢＬに属するメモリセルが選択されたときは、そのメ
モリセル容量Ｃｓのセルプレート電極は反対側のビット
線ＢＬに接続される。これによって、ビット線ＢＬ，／
ＢＬ間の読出電位差が増大する。
リセルが選択されたときは、そのメモリセル容量Ｃｓの
セルプレート電極は、トランスファゲートＴｅを介して
反対側のビット線／ＢＬに接続される。逆に、ビット線
／ＢＬに属するメモリセルが選択されたときは、そのメ
モリセル容量Ｃｓのセルプレート電極は反対側のビット
線ＢＬに接続される。これによって、ビット線ＢＬ，／
ＢＬ間の読出電位差が増大する。
【００３４】その後、制御信号線ＣＷＬｅの電位が“Ｌ
”レベルに立下げられる。また、クロック信号φｓが“
Ｈ”レベルに立上げられ、クロック信号／φｓが“Ｌ”
レベルに立下げられて、センスアンプＳＡが活性化され
る。これによって、ビット線対ＢＬ，／ＢＬに読出され
た電位差がセンスアンプＳＡにより増幅される。 その後の動作は、図９および図１０に示す従来のＤＲＡ
Ｍと同じである。
”レベルに立下げられる。また、クロック信号φｓが“
Ｈ”レベルに立上げられ、クロック信号／φｓが“Ｌ”
レベルに立下げられて、センスアンプＳＡが活性化され
る。これによって、ビット線対ＢＬ，／ＢＬに読出され
た電位差がセンスアンプＳＡにより増幅される。 その後の動作は、図９および図１０に示す従来のＤＲＡ
Ｍと同じである。
【００３５】次に、上記の場合におけるビット線ＢＬ，
／ＢＬの読出電位差について考察する。なお、Ｖｐｒ＝
Ｖｃｃ／２とし、選択されたメモリセルＭＣには“Ｈ”
レベルの電圧が書込まれていたとする。この場合、電荷
保存則から次式（４）および（５）が得られる。
／ＢＬの読出電位差について考察する。なお、Ｖｐｒ＝
Ｖｃｃ／２とし、選択されたメモリセルＭＣには“Ｈ”
レベルの電圧が書込まれていたとする。この場合、電荷
保存則から次式（４）および（５）が得られる。
【００３６】
ＣＢ ・（Ｖｃｃ／２）＋Ｃｓ・（Ｖｃｃ／２）＝
ＣＢ ・ＶＢＬ＋Ｃｓ・（ＶＢＬ−ＶＢＬ′）
…（４） （ＣＢ
＋Ｃｃ）・（Ｖｃｃ／２）−Ｃｓ・（Ｖｃｃ／２）＝
（ＣＢ ＋Ｃｃ）・ＶＢＬ′＋Ｃｓ・（ＶＢＬ′−ＶＢ
Ｌ） …（５）上式（４）および（５）
から、ビット線ＢＬと／ＢＬとの間の電位差ΔＶＢＬは
次式（６）となる。
ＣＢ ・ＶＢＬ＋Ｃｓ・（ＶＢＬ−ＶＢＬ′）
…（４） （ＣＢ
＋Ｃｃ）・（Ｖｃｃ／２）−Ｃｓ・（Ｖｃｃ／２）＝
（ＣＢ ＋Ｃｃ）・ＶＢＬ′＋Ｃｓ・（ＶＢＬ′−ＶＢ
Ｌ） …（５）上式（４）および（５）
から、ビット線ＢＬと／ＢＬとの間の電位差ΔＶＢＬは
次式（６）となる。
【００３７】ΔＶＢＬ
＝（Ｃｓ・Ｖｃｃ）／２［｛ＣＢ ・（ＣＢ ＋Ｃｃ）
／（２ＣＢ ＋Ｃｃ）｝＋Ｃｓ］
…（６）上式（６）は、前述の式（３）と比べ、分母の
第１項におけるＣＢ の係数が小さい、すなわち読出電
位差が大きくなっていることがわかる。たとえば、ＣＢ
／Ｃｓ＝１０とし、ＣＢ ／Ｃｃ＝２とすると、読出
電位差は、図９および図１０に示す従来のＤＲＡＭに比
べて約５７％大きくなる。なお、実際は、セルプレート
線ＣＰＬのジャンクション容量がビット線の浮遊容量Ｃ
Ｂ に比べてかなり小さいことを考えると、ＣＢ ／Ｃ
Ｃ の値はもっと大きくなると思われる。
／（２ＣＢ ＋Ｃｃ）｝＋Ｃｓ］
…（６）上式（６）は、前述の式（３）と比べ、分母の
第１項におけるＣＢ の係数が小さい、すなわち読出電
位差が大きくなっていることがわかる。たとえば、ＣＢ
／Ｃｓ＝１０とし、ＣＢ ／Ｃｃ＝２とすると、読出
電位差は、図９および図１０に示す従来のＤＲＡＭに比
べて約５７％大きくなる。なお、実際は、セルプレート
線ＣＰＬのジャンクション容量がビット線の浮遊容量Ｃ
Ｂ に比べてかなり小さいことを考えると、ＣＢ ／Ｃ
Ｃ の値はもっと大きくなると思われる。
【００３８】図４および図５は、図１および図２に示す
実施例のＤＲＡＭが図９および図１０に示す従来のＤＲ
ＡＭに比べて読出電位差が大きくなる理由を説明するた
めの模式図である。以下、これら図４および図５を参照
して、読出電位差が大きくなる理由を説明する。
実施例のＤＲＡＭが図９および図１０に示す従来のＤＲ
ＡＭに比べて読出電位差が大きくなる理由を説明するた
めの模式図である。以下、これら図４および図５を参照
して、読出電位差が大きくなる理由を説明する。
【００３９】図４は、メモリセル容量Ｃｓに“Ｈ”レベ
ルの電圧が書込まれていた場合の読出時における電荷の
移動状態を示しており、特に、図４（ａ）は図１および
図２に示す実施例の場合を示し、図４（ｂ）は図９およ
び図１０に示す従来のＤＲＡＭの場合を示している。図
４（ａ）を参照して、メモリセル容量Ｃｓがトランスフ
ァゲートＴＧを介してビット線ＢＬに接続されると、メ
モリセル容量Ｃｓに蓄積されている電荷＋Ｑのうち一部
の電荷＋ｑがビット線ＢＬの浮遊容量ＣＢ に移動する
。 これによって、ビット線ＢＬの電位が上昇する。一方、
メモリセル容量Ｃｓのセルプレート電極は、トランスフ
ァゲートＴｅを介してビット線／ＢＬと接続されている
。したがって、メモリセル容量Ｃｓからビット線ＢＬへ
の電荷＋ｑの流出を補うために、ビット線／ＢＬの浮遊
容量ＣＢ からメモリセル容量Ｃｓのセルプレート電極
へ電荷＋ｑが流入する。そのため、ビット線／ＢＬの電
位が下降する。これに対し、従来のＤＲＡＭでは、図４
（ｂ）に示すように、メモリセル容量Ｃｓのセルプレー
ト電極が電源に接続されているので、ビット線／ＢＬの
電位はプリチャージ電位に固定されている。
ルの電圧が書込まれていた場合の読出時における電荷の
移動状態を示しており、特に、図４（ａ）は図１および
図２に示す実施例の場合を示し、図４（ｂ）は図９およ
び図１０に示す従来のＤＲＡＭの場合を示している。図
４（ａ）を参照して、メモリセル容量Ｃｓがトランスフ
ァゲートＴＧを介してビット線ＢＬに接続されると、メ
モリセル容量Ｃｓに蓄積されている電荷＋Ｑのうち一部
の電荷＋ｑがビット線ＢＬの浮遊容量ＣＢ に移動する
。 これによって、ビット線ＢＬの電位が上昇する。一方、
メモリセル容量Ｃｓのセルプレート電極は、トランスフ
ァゲートＴｅを介してビット線／ＢＬと接続されている
。したがって、メモリセル容量Ｃｓからビット線ＢＬへ
の電荷＋ｑの流出を補うために、ビット線／ＢＬの浮遊
容量ＣＢ からメモリセル容量Ｃｓのセルプレート電極
へ電荷＋ｑが流入する。そのため、ビット線／ＢＬの電
位が下降する。これに対し、従来のＤＲＡＭでは、図４
（ｂ）に示すように、メモリセル容量Ｃｓのセルプレー
ト電極が電源に接続されているので、ビット線／ＢＬの
電位はプリチャージ電位に固定されている。
【００４０】図５は、メモリセルに“Ｌ”レベルの電圧
が書込まれていた場合の読出時における電荷の移動状態
を示しており、特に、図５（ａ）は図１および図２に示
す実施例の場合を示し、図５（ｂ）は図９および図１０
に示す従来のＤＲＡＭの場合を示している。図５（ａ）
を参照して、メモリセル容量Ｃｓがトランスファゲート
ＴＧを介してビット線ＢＬに接続されると、ビット線Ｂ
Ｌの浮遊容量ＣＢ に蓄積されていた電荷の一部＋ｑが
メモリセル容量Ｃｓへと流入する。これにより、ビット
線ＢＬの電位が下降する。一方、メモリセル容量Ｃｓの
セルプレート電極は、トランスファゲートＴｅを介して
ビット線／ＢＬに接続される。したがって、ビット線Ｂ
Ｌからメモリセル容量Ｃｓに流入する電荷＋ｑとの均衡
を保つために、メモリセル容量Ｃｓのセルプレート電極
からビット線／ＢＬの浮遊容量ＣＢ へと電荷＋ｑが流
出する。そのため、ビット線／ＢＬの電位が上昇する。 これに対し、従来のＤＲＡＭでは、図５（ｂ）に示すよ
うに、メモリセル容量Ｃｓのセルプレートが電源に接続
されているため、ビット線／ＢＬの電位はプリチャージ
電位に固定されている。
が書込まれていた場合の読出時における電荷の移動状態
を示しており、特に、図５（ａ）は図１および図２に示
す実施例の場合を示し、図５（ｂ）は図９および図１０
に示す従来のＤＲＡＭの場合を示している。図５（ａ）
を参照して、メモリセル容量Ｃｓがトランスファゲート
ＴＧを介してビット線ＢＬに接続されると、ビット線Ｂ
Ｌの浮遊容量ＣＢ に蓄積されていた電荷の一部＋ｑが
メモリセル容量Ｃｓへと流入する。これにより、ビット
線ＢＬの電位が下降する。一方、メモリセル容量Ｃｓの
セルプレート電極は、トランスファゲートＴｅを介して
ビット線／ＢＬに接続される。したがって、ビット線Ｂ
Ｌからメモリセル容量Ｃｓに流入する電荷＋ｑとの均衡
を保つために、メモリセル容量Ｃｓのセルプレート電極
からビット線／ＢＬの浮遊容量ＣＢ へと電荷＋ｑが流
出する。そのため、ビット線／ＢＬの電位が上昇する。 これに対し、従来のＤＲＡＭでは、図５（ｂ）に示すよ
うに、メモリセル容量Ｃｓのセルプレートが電源に接続
されているため、ビット線／ＢＬの電位はプリチャージ
電位に固定されている。
【００４１】以上説明したごとく、図１および図２に示
す実施例では、メモリセルからの情報の読出時において
、メモリセル容量Ｃｓのセルプレート電極を、従来は基
準電位に固定されていたビット線と接続することにより
、ビット線ＢＬと／ＢＬとの電位が互いに逆方向に変化
する。その結果、読出電位差が従来のＤＲＡＭに比べて
大きくなる。
す実施例では、メモリセルからの情報の読出時において
、メモリセル容量Ｃｓのセルプレート電極を、従来は基
準電位に固定されていたビット線と接続することにより
、ビット線ＢＬと／ＢＬとの電位が互いに逆方向に変化
する。その結果、読出電位差が従来のＤＲＡＭに比べて
大きくなる。
【００４２】また、図１および図２に示す実施例では、
メモリセルＭＣから情報が読出されると、センスアンプ
ＳＡが活性化される前にセルプレート線ＣＰＬがビット
線と切離されるので、メモリセル容量Ｃｓに高電界が印
加されず、信頼性が向上する。すなわち、図１および図
２に示す実施例では、セルプレート線ＣＰＬはビット線
と切離された後にプリチャージ線１３と接続されるので
、センスアンプＳＡの活性化後は、メモリセル容量Ｃｓ
にＶｐｒ（＝Ｖｃｃ／２）の電圧が印加されることにな
る。
メモリセルＭＣから情報が読出されると、センスアンプ
ＳＡが活性化される前にセルプレート線ＣＰＬがビット
線と切離されるので、メモリセル容量Ｃｓに高電界が印
加されず、信頼性が向上する。すなわち、図１および図
２に示す実施例では、セルプレート線ＣＰＬはビット線
と切離された後にプリチャージ線１３と接続されるので
、センスアンプＳＡの活性化後は、メモリセル容量Ｃｓ
にＶｐｒ（＝Ｖｃｃ／２）の電圧が印加されることにな
る。
【００４３】さらに、図１および図２に示す実施例では
、各メモリセルＭＣが２個の素子で構成されているので
、図１３に示す従来の半導体記憶装置のようにメモリセ
ルの面積の増大を招くことがない。
、各メモリセルＭＣが２個の素子で構成されているので
、図１３に示す従来の半導体記憶装置のようにメモリセ
ルの面積の増大を招くことがない。
【００４４】図６は、この発明の他の実施例の半導体記
憶装置におけるメモリセルアレイおよびその周辺部の構
成を示す回路図である。図６に示す実施例では、各ビッ
ト線ＢＬと、対応するセンスアンプＳＡとの間に、Ｎチ
ャネルＭＯＳトランジスタからなるトランスファゲート
Ｇ１が介挿されている。また、各ビット線／ＢＬと、対
応するセンスアンプＳＡとの間に、ＮチャネルＭＯＳト
ランジスタからなるトランスファゲートＧ２が介挿され
ている。これらトランスファゲートＧ１，Ｇ２の各ゲー
トには、クロック信号ＢＬＩが与えられている。また、
図６に示す実施例では、各ビット線ＢＬは、対応するト
ランスファゲートＴＥＱ１を介して対応するセルプレー
ト線ＣＰＬに接続されている。また、各ビット線／ＢＬ
は、対応するトランスファゲートＴＥＱ２を介して対応
するセルプレート線ＣＰＬに接続されている。図６に示
す実施例のその他の構成は、図１に示す実施例と同様で
あり、相当する部分には同一の参照番号を付し、その説
明を省略する。
憶装置におけるメモリセルアレイおよびその周辺部の構
成を示す回路図である。図６に示す実施例では、各ビッ
ト線ＢＬと、対応するセンスアンプＳＡとの間に、Ｎチ
ャネルＭＯＳトランジスタからなるトランスファゲート
Ｇ１が介挿されている。また、各ビット線／ＢＬと、対
応するセンスアンプＳＡとの間に、ＮチャネルＭＯＳト
ランジスタからなるトランスファゲートＧ２が介挿され
ている。これらトランスファゲートＧ１，Ｇ２の各ゲー
トには、クロック信号ＢＬＩが与えられている。また、
図６に示す実施例では、各ビット線ＢＬは、対応するト
ランスファゲートＴＥＱ１を介して対応するセルプレー
ト線ＣＰＬに接続されている。また、各ビット線／ＢＬ
は、対応するトランスファゲートＴＥＱ２を介して対応
するセルプレート線ＣＰＬに接続されている。図６に示
す実施例のその他の構成は、図１に示す実施例と同様で
あり、相当する部分には同一の参照番号を付し、その説
明を省略する。
【００４５】図７は、図６に示す実施例の読出時におけ
る動作を説明するためのタイミングチャートである。以
下、図７を参照して、図６に示す実施例の動作を説明す
る。
る動作を説明するためのタイミングチャートである。以
下、図７を参照して、図６に示す実施例の動作を説明す
る。
【００４６】図６に示す実施例では、１本のワード線Ｗ
Ｌが選択されて読出電位差が各ビット線対ＢＬ，／ＢＬ
に現われた後、クロック信号ＢＬＩの電位が“Ｌ”レベ
ルにされる。これによって、各ビット線対ＢＬ，／ＢＬ
と各センスアンプＳＡとの間が電気的に分離される。そ
の後、クロック信号φｓ，／φｓが、それぞれ“Ｈ”レ
ベル，“Ｌ”レベルとされて、各センスアンプＳＡが活
性化される。
Ｌが選択されて読出電位差が各ビット線対ＢＬ，／ＢＬ
に現われた後、クロック信号ＢＬＩの電位が“Ｌ”レベ
ルにされる。これによって、各ビット線対ＢＬ，／ＢＬ
と各センスアンプＳＡとの間が電気的に分離される。そ
の後、クロック信号φｓ，／φｓが、それぞれ“Ｈ”レ
ベル，“Ｌ”レベルとされて、各センスアンプＳＡが活
性化される。
【００４７】図６に示す実施例では、トランスファゲー
トＴｏまたはＴｅによって、ビット線ＢＬまたは／ＢＬ
とセルプレート線ＣＰＬとが電気的に切離される前に、
センスアンプＳＡを活性化することができる。これは、
トランスファゲートＧ１，Ｇ２によって、各ビット線対
ＢＬ，／ＢＬとセンスアンプＳＡとが電気的に切離され
ているため、ビット線とセルプレート線との切離し前に
センスアンプＳＡを活性化しても、センスアンプＳＡの
出力電圧がメモリセル容量Ｃｓに印加されないためであ
る。したがって、図６に示す実施例では、図１および図
２に示す実施例に比べて、センスアンプＳＡを早いタイ
ミングで活性化することができるので、高速読出が可能
となる。また、図６に示す実施例では、センスアンプＳ
Ａの活性化時に、センスノードの容量が軽くなっている
ので、このことも高速動作に寄与する。さらに、図６に
示す実施例では、センスアンプＳＡにおける一方のセン
スノードと他方のセンスノードとの容量値がほぼ等しく
なっているので、センスアンプＳＡの誤動作も防止する
ことができる。
トＴｏまたはＴｅによって、ビット線ＢＬまたは／ＢＬ
とセルプレート線ＣＰＬとが電気的に切離される前に、
センスアンプＳＡを活性化することができる。これは、
トランスファゲートＧ１，Ｇ２によって、各ビット線対
ＢＬ，／ＢＬとセンスアンプＳＡとが電気的に切離され
ているため、ビット線とセルプレート線との切離し前に
センスアンプＳＡを活性化しても、センスアンプＳＡの
出力電圧がメモリセル容量Ｃｓに印加されないためであ
る。したがって、図６に示す実施例では、図１および図
２に示す実施例に比べて、センスアンプＳＡを早いタイ
ミングで活性化することができるので、高速読出が可能
となる。また、図６に示す実施例では、センスアンプＳ
Ａの活性化時に、センスノードの容量が軽くなっている
ので、このことも高速動作に寄与する。さらに、図６に
示す実施例では、センスアンプＳＡにおける一方のセン
スノードと他方のセンスノードとの容量値がほぼ等しく
なっているので、センスアンプＳＡの誤動作も防止する
ことができる。
【００４８】なお、図６に示す実施例では、ビット線Ｂ
Ｌ，／ＢＬのプリチャージは、セルプレート線ＣＰＬを
介して行なわれる。図６に示す実施例のその他の動作は
、図１および図２に示す実施例と同様である。
Ｌ，／ＢＬのプリチャージは、セルプレート線ＣＰＬを
介して行なわれる。図６に示す実施例のその他の動作は
、図１および図２に示す実施例と同様である。
【００４９】この発明は、以上説明したような折り返し
型ビット線タイプの半導体記憶装置のみならず、オープ
ンビット線タイプの半導体記憶装置にも適用可能である
。そのような実施例を図８に示す。
型ビット線タイプの半導体記憶装置のみならず、オープ
ンビット線タイプの半導体記憶装置にも適用可能である
。そのような実施例を図８に示す。
【００５０】図８に示す実施例では、センスアンプＳＡ
を中心として対を構成するビット線ＢＬと／ＢＬとがセ
ンスアンプＳＡの右側と左側に対称に配置されている。 ビット線ＢＬと各ワード線ＷＬとの交点およびビット線
／ＢＬと各ワード線ＷＬとの交点には、それぞれメモリ
セルＭＣが配置されている。各メモリセルＭＣにおける
メモリセル容量Ｃｓのセルプレート電極は、セルプレー
ト線ＣＰＬに接続されている。ビット線ＢＬとセルプレ
ート線ＣＰＬとの間にはトランスファゲートＴｏが介挿
され、ビット線／ＢＬとセルプレート線ＣＰＬとの間に
はトランスファゲートＴｅが介挿されている。ビット線
ＢＬはトランスファゲートＴＥＱ１を介してプリチャー
ジ線１３と接続され、ビット線／ＢＬはトランスファゲ
ートＴＥＱ２を介してプリチャージ線１３と接続されて
いる。セルプレート線ＣＰＬは、その一端がトランスフ
ァゲートＴＥＱ３ａを介してプリチャージ線１３と接続
され、その他端がトランスファゲートＴＥＱ３ｂを介し
てプリチャージ線１３と接続されている。トランスファ
ゲートＴｏのゲートは制御信号線ＣＷＬｏに接続され、
トランスファゲートＴｅのゲートは制御信号線ＣＷＬｅ
に接続されている。トランスファゲートＴＥＱ１および
ＴＥＱ２の各ゲートには、クロック信号ＢＬＰＲが与え
られている。トランスファゲートＴＥＱ３ａ，ＴＥＱ３
ｂの各ゲートには、クロック信号ＣＰＰＲが与えられて
いる。なお、図８は、１組のビット線対についての構成
を示したが、通常は、複数組のビット線対が並列に配置
されており、各ビット線対の構成は図８に示す構成と同
様である。
を中心として対を構成するビット線ＢＬと／ＢＬとがセ
ンスアンプＳＡの右側と左側に対称に配置されている。 ビット線ＢＬと各ワード線ＷＬとの交点およびビット線
／ＢＬと各ワード線ＷＬとの交点には、それぞれメモリ
セルＭＣが配置されている。各メモリセルＭＣにおける
メモリセル容量Ｃｓのセルプレート電極は、セルプレー
ト線ＣＰＬに接続されている。ビット線ＢＬとセルプレ
ート線ＣＰＬとの間にはトランスファゲートＴｏが介挿
され、ビット線／ＢＬとセルプレート線ＣＰＬとの間に
はトランスファゲートＴｅが介挿されている。ビット線
ＢＬはトランスファゲートＴＥＱ１を介してプリチャー
ジ線１３と接続され、ビット線／ＢＬはトランスファゲ
ートＴＥＱ２を介してプリチャージ線１３と接続されて
いる。セルプレート線ＣＰＬは、その一端がトランスフ
ァゲートＴＥＱ３ａを介してプリチャージ線１３と接続
され、その他端がトランスファゲートＴＥＱ３ｂを介し
てプリチャージ線１３と接続されている。トランスファ
ゲートＴｏのゲートは制御信号線ＣＷＬｏに接続され、
トランスファゲートＴｅのゲートは制御信号線ＣＷＬｅ
に接続されている。トランスファゲートＴＥＱ１および
ＴＥＱ２の各ゲートには、クロック信号ＢＬＰＲが与え
られている。トランスファゲートＴＥＱ３ａ，ＴＥＱ３
ｂの各ゲートには、クロック信号ＣＰＰＲが与えられて
いる。なお、図８は、１組のビット線対についての構成
を示したが、通常は、複数組のビット線対が並列に配置
されており、各ビット線対の構成は図８に示す構成と同
様である。
【００５１】図８に示す実施例は、ビット線ＢＬ，／Ｂ
Ｌの空間的な配置が図１および図２に示す実施例と異な
るだけである。したがって、図８に示す実施例は、図３
に示すタイミングチャートに従って動作を行ない、その
動作は図１および図２に示す実施例と何ら変わるところ
はない。それゆえに、図８に示す実施例についての動作
説明は省略する。
Ｌの空間的な配置が図１および図２に示す実施例と異な
るだけである。したがって、図８に示す実施例は、図３
に示すタイミングチャートに従って動作を行ない、その
動作は図１および図２に示す実施例と何ら変わるところ
はない。それゆえに、図８に示す実施例についての動作
説明は省略する。
【００５２】
【発明の効果】以上説明したように、この発明によれば
、メモリセルの記憶情報の読出時において、メモリセル
容量の第１のプレートを対応するビット線対の一方のビ
ット線に接続するとともに、第２のプレートを対応する
ビット線対の他方のビット線に接続するようにしたので
、メモリセル容量の容量値を大きくすることなく読出電
位差を大きくすることができる。
、メモリセルの記憶情報の読出時において、メモリセル
容量の第１のプレートを対応するビット線対の一方のビ
ット線に接続するとともに、第２のプレートを対応する
ビット線対の他方のビット線に接続するようにしたので
、メモリセル容量の容量値を大きくすることなく読出電
位差を大きくすることができる。
【００５３】また、この発明によれば、各メモリセルが
従来のＤＲＡＭに比べて少ない素子数で構成できるため
、メモリセルの面積を縮小でき、高集積化に適している
。
従来のＤＲＡＭに比べて少ない素子数で構成できるため
、メモリセルの面積を縮小でき、高集積化に適している
。
【００５４】さらに、この発明によればセンスアンプ出
力電圧が直接メモリセル容量に印加されることがないの
で、高電圧による誘電膜の破壊を防止でき、その結果信
頼性の高い半導体記憶装置を得ることができる。
力電圧が直接メモリセル容量に印加されることがないの
で、高電圧による誘電膜の破壊を防止でき、その結果信
頼性の高い半導体記憶装置を得ることができる。
【図１】この発明の一実施例にかかる半導体装置の要部
の構成を詳細に示した回路図である。
の構成を詳細に示した回路図である。
【図２】この発明の一実施例の半導体記憶装置の全体の
構成を示したブロック図である。
構成を示したブロック図である。
【図３】図１および図１に示す実施例における情報の読
出時の動作を説明するためのタイミングチャートである
。
出時の動作を説明するためのタイミングチャートである
。
【図４】図１および図２に示す実施例において読出電位
差が増大する理由を説明するための第１の模式図である
。
差が増大する理由を説明するための第１の模式図である
。
【図５】図１および図２に示す実施例において読出電位
差が増大する理由を説明するための第２の模式図である
。
差が増大する理由を説明するための第２の模式図である
。
【図６】この発明の他の実施例にかかる半導体記憶装置
の要部の構成を詳細に示す回路図である。
の要部の構成を詳細に示す回路図である。
【図７】図６に示す実施例の情報読出時における動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図８】この発明のさらに他の実施例にかかる半導体記
憶装置の要部の構成を示す回路図である。
憶装置の要部の構成を示す回路図である。
【図９】従来の一般的なＤＲＡＭの全体の構成を示すブ
ロック図である。
ロック図である。
【図１０】図９に示す従来のＤＲＡＭにおけるメモリセ
ルアレイおよびその周辺部の構成をより詳細に示す回路
図である。
ルアレイおよびその周辺部の構成をより詳細に示す回路
図である。
【図１１】従来の半導体記憶装置およびこの発明の実施
例にかかる半導体記憶装置で用いられ得るセンスアンプ
の一般的な構成を示す回路図である。
例にかかる半導体記憶装置で用いられ得るセンスアンプ
の一般的な構成を示す回路図である。
【図１２】図１０に示す従来のＤＲＡＭにおけるさらに
一部分の構成を示す回路図である。
一部分の構成を示す回路図である。
【図１３】従来の半導体記憶装置の他の構成を示す回路
図である。
図である。
【図１４】従来の半導体記憶装置のさらに他の構成を示
す回路図である。
す回路図である。
ＷＬはワード線、ＢＬ，／ＢＬはビット線、ＭＣはメモ
リセル、ＴＧはトランスファゲート、Ｃｓはメモリセル
容量、ＣＰＬはセルプレート線、Ｔｏはセルプレート線
ＣＰＬとビット線ＢＬとを接続するためのトランスファ
ゲート、Ｔｅはセルプレート線ＣＰＬとビット線／ＢＬ
とを接続するためのトランスファゲート、ＴＥＱ１〜Ｔ
ＥＱ３はプリチャージ用のトランスファゲート、ＳＡは
センスアンプ、ＲＤはロウデコーダ、ＣＤはコラムデコ
ーダ、７０は選択回路、１００はクロック発生回路を示
す。
リセル、ＴＧはトランスファゲート、Ｃｓはメモリセル
容量、ＣＰＬはセルプレート線、Ｔｏはセルプレート線
ＣＰＬとビット線ＢＬとを接続するためのトランスファ
ゲート、Ｔｅはセルプレート線ＣＰＬとビット線／ＢＬ
とを接続するためのトランスファゲート、ＴＥＱ１〜Ｔ
ＥＱ３はプリチャージ用のトランスファゲート、ＳＡは
センスアンプ、ＲＤはロウデコーダ、ＣＤはコラムデコ
ーダ、７０は選択回路、１００はクロック発生回路を示
す。
Claims (1)
- 【請求項１】 複数のワード線と、前記ワード線と交
差し相補的なビット線対として配置された複数のビット
線と、前記ワード線と前記ビット線とのそれぞれの交点
に配置された複数のメモリセルと、それぞれ前記ビット
線対に対応する複数のセルプレート線とを備え、各前記
メモリセルは、転送手段と、情報電荷を記憶するための
容量とを備えており、各メモリセルの容量は、対応する
前記転送手段を介して対応するビット線対の一方のビッ
ト線に接続された第１のプレートと、対応するセルプレ
ート線に接続された第２のプレートとを有しており、各
ビット線対における第１のビット線と前記セルプレート
線との間および各ビット線対における第２のビット線と
前記セルプレート線との間に接続され、各々が各ビット
線対に接続された複数のメモリセルに共通である第１お
よび第２のスイッチと、特定のメモリセルに対応するワ
ード線およびビット線を選択するための選択手段と、前
記選択手段に応答して、選択されたビット線対の前記第
１および第２のビット線の一方における特定のメモリセ
ルの転送手段を制御するための転送制御手段と、前記選
択されたビット線対の第１および第２のビット線対の他
方に前記セルプレート線を接続するべく前記第１および
第２のスイッチを制御するためのスイッチ制御手段とを
備える、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08234891A JP3179793B2 (ja) | 1990-05-30 | 1991-04-15 | 半導体記憶装置およびその読出方法 |
| US07/705,812 US5303183A (en) | 1990-05-30 | 1991-05-29 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14219390 | 1990-05-30 | ||
| JP2-142193 | 1990-05-30 | ||
| JP08234891A JP3179793B2 (ja) | 1990-05-30 | 1991-04-15 | 半導体記憶装置およびその読出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219689A true JPH04219689A (ja) | 1992-08-10 |
| JP3179793B2 JP3179793B2 (ja) | 2001-06-25 |
Family
ID=26423383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08234891A Expired - Fee Related JP3179793B2 (ja) | 1990-05-30 | 1991-04-15 | 半導体記憶装置およびその読出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5303183A (ja) |
| JP (1) | JP3179793B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3365650B2 (ja) * | 1993-05-31 | 2003-01-14 | 沖電気工業株式会社 | 半導体メモリ装置 |
| FR2784782B1 (fr) * | 1998-10-16 | 2003-12-12 | St Microelectronics Sa | Architecture de memoire vive, morte et mixte |
| JP2000215660A (ja) * | 1999-01-25 | 2000-08-04 | Nec Corp | 半導体記憶装置 |
| JP2001319472A (ja) | 2000-05-10 | 2001-11-16 | Toshiba Corp | 半導体記憶装置 |
| WO2002005281A2 (en) * | 2000-07-07 | 2002-01-17 | Mosaid Technologies Incorporated | A high speed dram architecture with uniform access latency |
| US6469941B2 (en) * | 2000-12-29 | 2002-10-22 | Stmicroelectronics, Inc. | Apparatus and method for pumping memory cells in a memory |
| US6542399B2 (en) * | 2001-06-28 | 2003-04-01 | Stmicroelectronics, Inc. | Apparatus and method for pumping memory cells in a memory |
| US7164595B1 (en) * | 2005-08-25 | 2007-01-16 | Micron Technology, Inc. | Device and method for using dynamic cell plate sensing in a DRAM memory cell |
| JP2019164868A (ja) | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164989A (ja) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS63282993A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | 半導体ダイナミック・ランダム・アクセス・メモリ |
| JPH07105137B2 (ja) * | 1987-11-17 | 1995-11-13 | 日本電気株式会社 | 半導体メモリ |
| JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
-
1991
- 1991-04-15 JP JP08234891A patent/JP3179793B2/ja not_active Expired - Fee Related
- 1991-05-29 US US07/705,812 patent/US5303183A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US5303183A (en) | 1994-04-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
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